JPH0690610B2 - 文字パターン処理方法 - Google Patents
文字パターン処理方法Info
- Publication number
- JPH0690610B2 JPH0690610B2 JP58080082A JP8008283A JPH0690610B2 JP H0690610 B2 JPH0690610 B2 JP H0690610B2 JP 58080082 A JP58080082 A JP 58080082A JP 8008283 A JP8008283 A JP 8008283A JP H0690610 B2 JPH0690610 B2 JP H0690610B2
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- JP
- Japan
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- dot pattern
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- pattern
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- Controls And Circuits For Display Device (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、文字出力手段における文字の出力位置をシフ
トさせるための文字パターン処理方法に関する。
トさせるための文字パターン処理方法に関する。
従来技術 従来のレーザービームプリンタやインクジエツトプリン
タのようなドツトマトリツクス型画像形成装置の画像形
成情報処理部（印字情報処理部）は、一般に第１図に示
すようなものである。第１図において、ホスト側コンピ
ュータ等の入力側（不図示）から送られてくる文字コー
ドで構成した文字情報121は、入力制御部101によつてい
つたんページメモリ102に記憶される。このページメモ
リ102に記憶された文字情報は、次に主制御部103により
ページの先頭から順に読み出される。主制御部103は、
ページメモリ102から読み出した文字コードを文字パタ
ーン発生部104に記憶されたドツトパターンデータを参
照してその文字のドツトパターンデータ122に変換す
る。変換された文字のドツトパターンデータ122はさら
に主制御部103によつて不図示の印字部（または表示
部）の走査に合わせた１走査線分のドツトパターンデー
タ123が選び出され、ドツトパターンシフト装置105に送
られる。このドツトパターンシフト装置105は、一行内
での文字間スペースの追加または削除のビツトシフト情
報に応じて、その１行内での文字の位置をドツト単位で
変更するために、文字のドツトパターンを所望のドツト
数分シフトする。
タのようなドツトマトリツクス型画像形成装置の画像形
成情報処理部（印字情報処理部）は、一般に第１図に示
すようなものである。第１図において、ホスト側コンピ
ュータ等の入力側（不図示）から送られてくる文字コー
ドで構成した文字情報121は、入力制御部101によつてい
つたんページメモリ102に記憶される。このページメモ
リ102に記憶された文字情報は、次に主制御部103により
ページの先頭から順に読み出される。主制御部103は、
ページメモリ102から読み出した文字コードを文字パタ
ーン発生部104に記憶されたドツトパターンデータを参
照してその文字のドツトパターンデータ122に変換す
る。変換された文字のドツトパターンデータ122はさら
に主制御部103によつて不図示の印字部（または表示
部）の走査に合わせた１走査線分のドツトパターンデー
タ123が選び出され、ドツトパターンシフト装置105に送
られる。このドツトパターンシフト装置105は、一行内
での文字間スペースの追加または削除のビツトシフト情
報に応じて、その１行内での文字の位置をドツト単位で
変更するために、文字のドツトパターンを所望のドツト
数分シフトする。
このように上述の文字の一走査分のドツトパターンデー
タ123は、ドツトパターンシフト装置105により所望のド
ツト数分シフトされた後スキヤンバツフア106に書きこ
まれる。スキヤンバツフア106には、上述の操作の繰り
返しによりその行の１走査線分のドツトパターンデータ
124が書きこまれる。スキヤンバツフア106に書きこまれ
たドツトパターンデータは、さらに読み出し制御部107
によつて図示しない印字部の印字タイミングに合わせて
読み出され、さらに並直列変換器108により直列データ
に変換された後、その図示しない印字部へ送られ、記録
媒体に印字される。
タ123は、ドツトパターンシフト装置105により所望のド
ツト数分シフトされた後スキヤンバツフア106に書きこ
まれる。スキヤンバツフア106には、上述の操作の繰り
返しによりその行の１走査線分のドツトパターンデータ
124が書きこまれる。スキヤンバツフア106に書きこまれ
たドツトパターンデータは、さらに読み出し制御部107
によつて図示しない印字部の印字タイミングに合わせて
読み出され、さらに並直列変換器108により直列データ
に変換された後、その図示しない印字部へ送られ、記録
媒体に印字される。
第２図は第１図のスキヤンバツフア106の構成例を示
し、図中の201および202はこのスキヤンバツフアを構成
するメモリのアドレスである。従つて、例えばスキヤン
バツフア106のアドレス201を指定すると、アドレス201
によつて指定される16ビツトのデータが同時にアクセス
される。
し、図中の201および202はこのスキヤンバツフアを構成
するメモリのアドレスである。従つて、例えばスキヤン
バツフア106のアドレス201を指定すると、アドレス201
によつて指定される16ビツトのデータが同時にアクセス
される。
いま、主制御部103から送出されたドツトパターンデー
タ123が第３図（Ａ）に示すようなデータであるとし
て、それを第２図のスキヤンバツフア106の任意位置203
に書きこむとすると、前述のようにスキヤンバツフア10
6を構成するメモリのアドレス配置は所定のビツト単位
で区画された201,201の如くであるため、任意位置203へ
書きこむためには、第３図（Ｂ）および（Ｃ）の如くシ
フトした一対のデータ124をそれぞれ対応するアドレス2
01および202に書きこむ必要がある。そのために、ドツ
トパターンシフト回路105によりドツトパターンデータ1
23を第３図（Ｂ）および（Ｃ）のようにシフトする必要
があるが、従来のドツトパターンシフト装置105は一般
に第４図のような構成であつた。
タ123が第３図（Ａ）に示すようなデータであるとし
て、それを第２図のスキヤンバツフア106の任意位置203
に書きこむとすると、前述のようにスキヤンバツフア10
6を構成するメモリのアドレス配置は所定のビツト単位
で区画された201,201の如くであるため、任意位置203へ
書きこむためには、第３図（Ｂ）および（Ｃ）の如くシ
フトした一対のデータ124をそれぞれ対応するアドレス2
01および202に書きこむ必要がある。そのために、ドツ
トパターンシフト回路105によりドツトパターンデータ1
23を第３図（Ｂ）および（Ｃ）のようにシフトする必要
があるが、従来のドツトパターンシフト装置105は一般
に第４図のような構成であつた。
第４図において、文字の１走査分のドツトパターンデー
タ123は、まずシフトレジスタ401にロードされる。一
方、レジスタ403にはあらかじめ何ビツトシフトするか
というビツトシフト情報がロードされており、そのビツ
トシフト情報に従つてシフト制御回路402からシフトレ
ジスタ401にシフトクロツク421が送られ、そのシフトク
ロツク421に応じて所定のビツト数シフトされたドツト
パターンデータ124がスキヤンバツフア106に送られる。
タ123は、まずシフトレジスタ401にロードされる。一
方、レジスタ403にはあらかじめ何ビツトシフトするか
というビツトシフト情報がロードされており、そのビツ
トシフト情報に従つてシフト制御回路402からシフトレ
ジスタ401にシフトクロツク421が送られ、そのシフトク
ロツク421に応じて所定のビツト数シフトされたドツト
パターンデータ124がスキヤンバツフア106に送られる。
だが、このような従来のドツトパターンシフト装置では
１度に１ビツトずつしかシフト処理ができないので、第
３図（Ａ）で示すような16ビツトからなるドツトパター
ンデータに対しては、シフトクロツクを最高15回送る必
要があり、そのためシフト作業に時間がかかり、かつ制
御部によりそのシフト回数を変えてやらなければならな
いので、制御側の負担が増すというような欠点があつ
た。
１度に１ビツトずつしかシフト処理ができないので、第
３図（Ａ）で示すような16ビツトからなるドツトパター
ンデータに対しては、シフトクロツクを最高15回送る必
要があり、そのためシフト作業に時間がかかり、かつ制
御部によりそのシフト回数を変えてやらなければならな
いので、制御側の負担が増すというような欠点があつ
た。
目 的 本発明の目的は、複雑な回路構成を必要とすることなく
簡単な構成で、文字パターンのシフト処理を高速に行な
うことができる文字パターン処理方法を提供することに
ある。
簡単な構成で、文字パターンのシフト処理を高速に行な
うことができる文字パターン処理方法を提供することに
ある。
かかる目的を達成するため、本発明は、文字出力手段に
おける文字の出力位置をドット単位で制御するものにお
いて、文字パターン発生手段（後述する実施例において
は、文字パターン発生部104（第１図）に相当する）か
ら発生される１つの文字パターンの一部を構成する一定
長のドットパターンを、前記一定長のドットパターンに
対してシフトさせるべきシフト量に対応する信号を出力
する信号出力手段（同じく、レジスタ505（第５図）相
当する）と、前記一定長のドットパターンを分割して記
憶し、前記信号出力手段からの信号に対応してシフトさ
れる複数のドットパターンを記憶している複数の記憶手
段（同じく、ROM501〜504（第５図、第７図）に相当す
る）とを有するドットパターンシフト手段（同じく、ド
ットパターンシフト回路105（第１図、第５図）に相当
する）によりシフトしてイメージバッファ（同じく、ス
キャンバッファ106（第１図）に相当する）に書き込
み、文字間スペースに応じて文字出力位置をシフトさせ
る文字パターン処理方法であって、 前記文字パターン発生手段からの一定長のドットパター
ンを前記ドットパターンシフト手段に出力する第１ステ
ップ、 前記一定長のドットパターンを分割して前記複数の記憶
手段に入力する第２ステップ、 前記信号出力手段から出力された信号を前記複数の記憶
手段に入力する第３ステップ、 前記記憶手段において前記分割して入力されたドットパ
ターンを前記信号出力手段からの信号と対応したシフト
したドットパターンに変更して出力する第４ステップ、 前記複数の記憶手段から出力されるドットパターンを合
成して得られるシフトされた一定長のドットパターンを
前記イメージバッファに書き込む第５ステップとを有す
ることを特徴とする。
おける文字の出力位置をドット単位で制御するものにお
いて、文字パターン発生手段（後述する実施例において
は、文字パターン発生部104（第１図）に相当する）か
ら発生される１つの文字パターンの一部を構成する一定
長のドットパターンを、前記一定長のドットパターンに
対してシフトさせるべきシフト量に対応する信号を出力
する信号出力手段（同じく、レジスタ505（第５図）相
当する）と、前記一定長のドットパターンを分割して記
憶し、前記信号出力手段からの信号に対応してシフトさ
れる複数のドットパターンを記憶している複数の記憶手
段（同じく、ROM501〜504（第５図、第７図）に相当す
る）とを有するドットパターンシフト手段（同じく、ド
ットパターンシフト回路105（第１図、第５図）に相当
する）によりシフトしてイメージバッファ（同じく、ス
キャンバッファ106（第１図）に相当する）に書き込
み、文字間スペースに応じて文字出力位置をシフトさせ
る文字パターン処理方法であって、 前記文字パターン発生手段からの一定長のドットパター
ンを前記ドットパターンシフト手段に出力する第１ステ
ップ、 前記一定長のドットパターンを分割して前記複数の記憶
手段に入力する第２ステップ、 前記信号出力手段から出力された信号を前記複数の記憶
手段に入力する第３ステップ、 前記記憶手段において前記分割して入力されたドットパ
ターンを前記信号出力手段からの信号と対応したシフト
したドットパターンに変更して出力する第４ステップ、 前記複数の記憶手段から出力されるドットパターンを合
成して得られるシフトされた一定長のドットパターンを
前記イメージバッファに書き込む第５ステップとを有す
ることを特徴とする。
実施例 以下、図面を参照して本発明を詳細に説明する。
第５図は本発明ドツトパターンシフト装置の構成の一例
を示し、他の部分は第１図の従来例と同様なのでその詳
細な説明は省略する。第５図で矢印はデータの流れを表
わし、矢印の途中に斜線と共に記した数字はそのデータ
の構成ビツト数を表わす。さらに、501〜504はあらかじ
め出力データ表を記憶した読み出し専用メモリ（以下、
ROMと称する）、505はシフト形態に応じて発生するビツ
トシフト情報を格納する16ビツトのレジスタ、506およ
び507はROMの出力の論理和をとるオアゲート（ORゲー
ト）である。
を示し、他の部分は第１図の従来例と同様なのでその詳
細な説明は省略する。第５図で矢印はデータの流れを表
わし、矢印の途中に斜線と共に記した数字はそのデータ
の構成ビツト数を表わす。さらに、501〜504はあらかじ
め出力データ表を記憶した読み出し専用メモリ（以下、
ROMと称する）、505はシフト形態に応じて発生するビツ
トシフト情報を格納する16ビツトのレジスタ、506およ
び507はROMの出力の論理和をとるオアゲート（ORゲー
ト）である。
次に、文字の一走査分のドツトパターンデータ123とし
て第３図（Ａ）に示すデータが供給された場合の第５図
の回路の動作について説明する。
て第３図（Ａ）に示すデータが供給された場合の第５図
の回路の動作について説明する。
まず、ドツトパターンデータ123は、その上位８ビツト
である“b16b15b14b13b12b11b10b9"が、上位データ521
としてROM502およびROM504へ供給されROMアドレスとし
て入力される。次いで、ドツトパターンデータ123の下
位８ビツトである“b8b7b6b5b4b3b2b1"が、下位データ5
22としてROM501及びROM503へ供給されROMアドレスとし
て入力される。一方、レジスタ505には左または右に向
つて何ビツトシフトするかによつて定まる第６図に示す
16ビツトのデータがあらかじめ主制御部103（第１図参
照）によつてロードされており、その16ビツトのデータ
がそれぞれ４ビツトずつ出力データ523〜526として、そ
れぞれ対応するROM501〜504へ供給されＲＭアドレス
として入力される。
である“b16b15b14b13b12b11b10b9"が、上位データ521
としてROM502およびROM504へ供給されROMアドレスとし
て入力される。次いで、ドツトパターンデータ123の下
位８ビツトである“b8b7b6b5b4b3b2b1"が、下位データ5
22としてROM501及びROM503へ供給されROMアドレスとし
て入力される。一方、レジスタ505には左または右に向
つて何ビツトシフトするかによつて定まる第６図に示す
16ビツトのデータがあらかじめ主制御部103（第１図参
照）によつてロードされており、その16ビツトのデータ
がそれぞれ４ビツトずつ出力データ523〜526として、そ
れぞれ対応するROM501〜504へ供給されＲＭアドレス
として入力される。
第７図（Ａ）および（Ｂ）はドツトパターンデータ123
として“b16b15b14b13b12b11b10b9b8b7b6b5b4b3b2b1"が
与えられた時の、入力データ523〜526に対するROM501〜
504のそれぞれの出力を示すものである。
として“b16b15b14b13b12b11b10b9b8b7b6b5b4b3b2b1"が
与えられた時の、入力データ523〜526に対するROM501〜
504のそれぞれの出力を示すものである。
いま、第２図に示すように、スキヤンバツフア106（第
１図参照）のアドレス201および202に対して203で示す
位置にドツトパターンデータ123を書きこもうとする
と、まずそのアドレス201に対しては第３図（Ｂ）に示
すように、第３図（Ａ）のデータを右側に11ビツトシフ
トしたデータを得ることが必要となる。そこで、レジス
タ505には右に11ビツトシフトを指示する第６図で矢印6
01で示す行のデータ“0000000000000101"があらかじめ
ロードされる。よつて、ROM501〜ROM504からの出力は第
７図で示すように、ROM501〜503が“00000000"ROM504が
“000b16b15b14b13b12"となる。このROM501と502の出力
がORゲート506へ供給され、ROM503と504の出力がORゲー
ト507へ供給されて論理和がとられるから、ORゲート506
の上位ビツト出力とORゲート507の下位ビツト出力を合
わせた出力124は“00000000000b16b15b14b13b12"とな
り、必要とする16ビツトのデータが１度に得られる。
１図参照）のアドレス201および202に対して203で示す
位置にドツトパターンデータ123を書きこもうとする
と、まずそのアドレス201に対しては第３図（Ｂ）に示
すように、第３図（Ａ）のデータを右側に11ビツトシフ
トしたデータを得ることが必要となる。そこで、レジス
タ505には右に11ビツトシフトを指示する第６図で矢印6
01で示す行のデータ“0000000000000101"があらかじめ
ロードされる。よつて、ROM501〜ROM504からの出力は第
７図で示すように、ROM501〜503が“00000000"ROM504が
“000b16b15b14b13b12"となる。このROM501と502の出力
がORゲート506へ供給され、ROM503と504の出力がORゲー
ト507へ供給されて論理和がとられるから、ORゲート506
の上位ビツト出力とORゲート507の下位ビツト出力を合
わせた出力124は“00000000000b16b15b14b13b12"とな
り、必要とする16ビツトのデータが１度に得られる。
同様に上述のスキヤンバツフア106のアドレス202に対し
ては第３図（Ｃ）に示すように第３図（Ａ）に示すデー
タを左に５ビツトシフトしたデータが必要となる。そこ
で、次にレジスタ505には左に５ビツトシフトを指示す
る第６図の矢印602で示す行のデータ“010111011101000
0"がロードされる。
ては第３図（Ｃ）に示すように第３図（Ａ）に示すデー
タを左に５ビツトシフトしたデータが必要となる。そこ
で、次にレジスタ505には左に５ビツトシフトを指示す
る第６図の矢印602で示す行のデータ“010111011101000
0"がロードされる。
このときには、第７図（Ａ），（Ｂ）に示すようにROM5
01の出力は“000b8b7b6b5b4"、ROM502の出力は“b11b10
b900000"、ROM503の出力は“b3b2b100000"、ROM504の出
力は、“00000000"となるので、第５図の出力データ124
は、“b11b10b9b8b7b6b5b4b3b2b100000"となつて必要と
する16ビツトのデータが１度に得られる。
01の出力は“000b8b7b6b5b4"、ROM502の出力は“b11b10
b900000"、ROM503の出力は“b3b2b100000"、ROM504の出
力は、“00000000"となるので、第５図の出力データ124
は、“b11b10b9b8b7b6b5b4b3b2b100000"となつて必要と
する16ビツトのデータが１度に得られる。
このように、本例によれば、レジスタにシフトの形態に
応じた値をセツトするだけで、所望のシフトしたデータ
が１度に得られるので、高速のシフト処理が可能とな
る。また、本例ではデータのシフトにあたつて複雑な制
御回路を一切必要としないので、制御側の負担が軽くな
るという効果もある。
応じた値をセツトするだけで、所望のシフトしたデータ
が１度に得られるので、高速のシフト処理が可能とな
る。また、本例ではデータのシフトにあたつて複雑な制
御回路を一切必要としないので、制御側の負担が軽くな
るという効果もある。
なお、本例では、16ビツトのドツトパターンデータを上
位ビツトと下位ビツトの２つに分割する構成をとつた
が、これを４分割あるいは８分割した構成をとつても、
本発明の目的を達成できることはいうまでもない。
位ビツトと下位ビツトの２つに分割する構成をとつた
が、これを４分割あるいは８分割した構成をとつても、
本発明の目的を達成できることはいうまでもない。
効 果 以上説明したように、本発明によれば、複雑な回路構成
を必要とすることなく簡単な構成で、文字パターンのシ
フト処理を高速に行うことができる。
を必要とすることなく簡単な構成で、文字パターンのシ
フト処理を高速に行うことができる。
第１図はレーザービームプリンタのような従来の画像形
成装置の印字情報処理部の構成の一例を示すブロツク線
図、第２図は第１図のスキヤンバツフア106の構成を一
例を示す説明図、第３図（Ａ）は第１図のシフト前のド
ツトパターンデータ123の一例を示す説明図、第３図
（Ｂ）および（Ｃ）は第１図のそれぞれシフト後のドツ
トパターンデータ124の一例を示す説明図、第４図は第
１図のドツトパターンシフト装置105の構成の一例を示
すブロツク線図、第５図は本発明のドツトパターンシフ
ト装置の構成の一例を示すブロツク線図、第６図はシフ
ト形態に応じて第５図のレジスタ505にロードするデー
タ（ビツトシフト情報）の内容の一例を示す図、第７図
（Ａ），（Ｂ）は第５図のROM501〜504に記憶されたデ
ータ内容の一例を示す図である。 101……入力制御部、102……ページメモリ、 103……主制御部、 104……文字パターン発生部、 105……ドツトパターンシフト装置、 106……スキヤンバツフア、 107……読み出し制御部、 108……並直列変換器、 401……シフトレジスタ、 402……シフト制御回路、 403……レジスタ、 501〜504……読み出し専用メモリ（ROM）、 505……レジスタ、 506,507……オアゲート（ORゲート）。
成装置の印字情報処理部の構成の一例を示すブロツク線
図、第２図は第１図のスキヤンバツフア106の構成を一
例を示す説明図、第３図（Ａ）は第１図のシフト前のド
ツトパターンデータ123の一例を示す説明図、第３図
（Ｂ）および（Ｃ）は第１図のそれぞれシフト後のドツ
トパターンデータ124の一例を示す説明図、第４図は第
１図のドツトパターンシフト装置105の構成の一例を示
すブロツク線図、第５図は本発明のドツトパターンシフ
ト装置の構成の一例を示すブロツク線図、第６図はシフ
ト形態に応じて第５図のレジスタ505にロードするデー
タ（ビツトシフト情報）の内容の一例を示す図、第７図
（Ａ），（Ｂ）は第５図のROM501〜504に記憶されたデ
ータ内容の一例を示す図である。 101……入力制御部、102……ページメモリ、 103……主制御部、 104……文字パターン発生部、 105……ドツトパターンシフト装置、 106……スキヤンバツフア、 107……読み出し制御部、 108……並直列変換器、 401……シフトレジスタ、 402……シフト制御回路、 403……レジスタ、 501〜504……読み出し専用メモリ（ROM）、 505……レジスタ、 506,507……オアゲート（ORゲート）。
フロントページの続き (56)参考文献 特開 昭56−52441（ＪＰ，Ａ) 特開 昭51−1041（ＪＰ，Ａ) 特開 昭51−109743（ＪＰ，Ａ) 特開 昭54−3441（ＪＰ，Ａ) 特開 昭55−102046（ＪＰ，Ａ) 特開 昭58−51340（ＪＰ，Ａ) 特開 昭57−29086（ＪＰ，Ａ) 特開 昭58−68094（ＪＰ，Ａ)
Claims (1)
- 【請求項１】文字出力手段における文字の出力位置をド
ット単位で制御するものにおいて、文字パターン発生手
段から発生される１つの文字パターンの一部を構成する
一定長のドットパターンを、前記一定長のドットパター
ンに対してシフトさせるべきシフト量に対応する信号を
出力する信号出力手段と、前記一定長のドットパターン
を分割して記憶し、前記信号出力手段からの信号に対応
してシフトされる複数のドットパターンを記憶している
複数の記憶手段とを有するドットパターンシフト手段に
よりシフトしてイメージバッファに書き込み、文字間ス
ペースに応じて文字出力位置をシフトさせる文字パター
ン処理方法であって、 前記文字パターン発生手段からの一定長のドットパター
ンを前記ドットパターンシフト手段に出力する第１ステ
ップ、 前記一定長のドットパターンを分割して前記複数の記憶
手段に入力する第２ステップ、 前記信号出力手段から出力された信号を前記複数の記憶
手段に入力する第３ステップ、 前記記憶手段において前記分割して入力されたドットパ
ターンを前記信号出力手段からの信号と対応したシフト
したドットパターンに変更して出力する第４ステップ、 前記複数の記憶手段から出力されるドットパターンを合
成して得られるシフトされた一定長のドットパターンを
前記イメージバッファに書き込む第５ステップとを有す
ることを特徴とする文字パターン処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080082A JPH0690610B2 (ja) | 1983-05-10 | 1983-05-10 | 文字パターン処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080082A JPH0690610B2 (ja) | 1983-05-10 | 1983-05-10 | 文字パターン処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59204880A JPS59204880A (ja) | 1984-11-20 |
| JPH0690610B2 true JPH0690610B2 (ja) | 1994-11-14 |
Family
ID=13708294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080082A Expired - Lifetime JPH0690610B2 (ja) | 1983-05-10 | 1983-05-10 | 文字パターン処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690610B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511041A (ja) * | 1974-06-21 | 1976-01-07 | Fujitsu Ltd | |
| JPS51109743A (ja) * | 1975-03-22 | 1976-09-28 | Hitachi Ltd | |
| JPS543441A (en) * | 1977-06-10 | 1979-01-11 | Hitachi Ltd | High-speed arithmetic system |
| JPS55102046A (en) * | 1979-01-30 | 1980-08-04 | Toshiba Corp | Logic circuit |
| JPS5652441A (en) * | 1979-10-05 | 1981-05-11 | Pioneer Electronic Corp | Programmable bit shift circuit |
-
1983
- 1983-05-10 JP JP58080082A patent/JPH0690610B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59204880A (ja) | 1984-11-20 |
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