JPS59206968A - Ｅｐｒｏｍ搭載型マイクロコンピユ−タ - Google Patents
Ｅｐｒｏｍ搭載型マイクロコンピユ−タInfo
- Publication number
- JPS59206968A JPS59206968A JP58080862A JP8086283A JPS59206968A JP S59206968 A JPS59206968 A JP S59206968A JP 58080862 A JP58080862 A JP 58080862A JP 8086283 A JP8086283 A JP 8086283A JP S59206968 A JPS59206968 A JP S59206968A
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- address
- bits
- microprocessor
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マイクロコンピュータにおけるＥＰＲＯＭ
搭載方式に関し、特に命令コードが９ビツト以上にされ
ているシングルチップマイコンに適したＥＰＲＯＭ搭載
方式に関する。
搭載方式に関し、特に命令コードが９ビツト以上にされ
ているシングルチップマイコンに適したＥＰＲＯＭ搭載
方式に関する。
現在シングルチップマイコンは命令コードが８ビツトに
されているものが多い。この場合、内蔵ＲＯＭ（リード
・オンリ・メモリ）は８ビツト構成にされるが、命令コ
ードの数（種類）は最大２５６個に限定されてしまう。
されているものが多い。この場合、内蔵ＲＯＭ（リード
・オンリ・メモリ）は８ビツト構成にされるが、命令コ
ードの数（種類）は最大２５６個に限定されてしまう。
そのため、それ以上の命令コード数がほしい場合には２
ワード命令にし−Ｃ，ＲＯＭ（リード・オンリ・メモリ
）す２回アクセスして一命令な取り出さなければならず
ワード数が増加してしまう。そこで、−命令ｋｉ。
ワード命令にし−Ｃ，ＲＯＭ（リード・オンリ・メモリ
）す２回アクセスして一命令な取り出さなければならず
ワード数が増加してしまう。そこで、−命令ｋｉ。
ビットにより構成することによりワード数をふやさずに
命令コード数な多く（４倍に）できるようにしたシング
ルチップマイコンが提案されている。
命令コード数な多く（４倍に）できるようにしたシング
ルチップマイコンが提案されている。
この場合、命令な格納しておく内蔵ＲＯＭは１０ビツト
構成にしなければならない。
構成にしなければならない。
ところで、シングルチップマイコンヲ使っタシステムな
設計し、このシステムを動かすプログラムを開発する場
合、プログラムの訂正等を容易にするため、第１図に示
すようにシングルチップマイコンのパッケージ１１上に
再書込み可能なＥＰＲＯＭ１０ｉｋ挿し込んで、内蔵Ｒ
ＯＭ＆使わずにこの外付けのＥＦＲＯＭを使りてプログ
ラムを開発できるようにしたＥＰＲＯＭ搭載方式が提案
されている。
設計し、このシステムを動かすプログラムを開発する場
合、プログラムの訂正等を容易にするため、第１図に示
すようにシングルチップマイコンのパッケージ１１上に
再書込み可能なＥＰＲＯＭ１０ｉｋ挿し込んで、内蔵Ｒ
ＯＭ＆使わずにこの外付けのＥＦＲＯＭを使りてプログ
ラムを開発できるようにしたＥＰＲＯＭ搭載方式が提案
されている。
しかしながら、現在市販されているＥＰＲＯＭはすべて
８ビツト構成であるため、１０ビツト構成の内蔵ＲＯＭ
を有するシングルチップマイコンにＥＰＲＯＭ搭載方式
な適用する場合、ＥＦＲＯＭとの整合性がネックとなり
、ＥＰＲＯＭ搭載方式の実現が困難になるという問題が
あった。
８ビツト構成であるため、１０ビツト構成の内蔵ＲＯＭ
を有するシングルチップマイコンにＥＰＲＯＭ搭載方式
な適用する場合、ＥＦＲＯＭとの整合性がネックとなり
、ＥＰＲＯＭ搭載方式の実現が困難になるという問題が
あった。
この発明は上記のような背景の下になされたもので、例
えば９ビツト以上の命令コードを扱うように構成された
シングルチップマイコンに、８ビツト構成のＥＦＲＯＭ
を搭載する形式を構成できるようにし、これによってプ
ログラムの開発や訂正が容易に行なえるよ５にすること
を目的とする。
えば９ビツト以上の命令コードを扱うように構成された
シングルチップマイコンに、８ビツト構成のＥＦＲＯＭ
を搭載する形式を構成できるようにし、これによってプ
ログラムの開発や訂正が容易に行なえるよ５にすること
を目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろ５゜ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本明細書の記述および添附図面からあきらかになるであ
ろ５゜ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、この発明はシングルチップマイコン内に、プ
ログラムカウンタの内容とパルス発生回路から出力され
る制御信号に基づいてＥＰＲＯＭに供給されるアドレス
信号な発生する回路な設け、この回路の出力な制御信号
によってシステムクロックの一サイクル内に２回変化さ
せることによって、−サイクルに２回ＥＦＲＯＭ＆アク
セスできるようにし、これによって、８ビツト構成のＥ
ＰＲＯＭからＣＰＵ内に９ビツト以上の命令コードを取
り込むことができるようにして上記目的を達成するもの
である。
ログラムカウンタの内容とパルス発生回路から出力され
る制御信号に基づいてＥＰＲＯＭに供給されるアドレス
信号な発生する回路な設け、この回路の出力な制御信号
によってシステムクロックの一サイクル内に２回変化さ
せることによって、−サイクルに２回ＥＦＲＯＭ＆アク
セスできるようにし、これによって、８ビツト構成のＥ
ＰＲＯＭからＣＰＵ内に９ビツト以上の命令コードを取
り込むことができるようにして上記目的を達成するもの
である。
以下図面な用いてこの発明な具体的に説明する。
第２図は本発明な適用したシングルチップマイコンの一
実施例を示すもので、図中鎖線Ａで囲まれた部分が、シ
リコンのような一個の半導体チップ上に形成されたシン
グルチップマイコンな示す。
実施例を示すもので、図中鎖線Ａで囲まれた部分が、シ
リコンのような一個の半導体チップ上に形成されたシン
グルチップマイコンな示す。
この実施例のシングルチップマイコンは、プログラム系
とデータ系とが全く別個に形成されている。つまり、プ
ログラムな記憶するマスクＲＯＭ１とデータな記憶する
ＲＡＭ２とが、ＣＰＵ３によって別々にアクセスできる
ようにされている。
とデータ系とが全く別個に形成されている。つまり、プ
ログラムな記憶するマスクＲＯＭ１とデータな記憶する
ＲＡＭ２とが、ＣＰＵ３によって別々にアクセスできる
ようにされている。
これによって、ＲＯＭＩ内の命令コードの読出しとＲＡ
Ｍ２内のデータの読出しが−サイクル内に同時に行なえ
るようにされている。ここで、内蔵ＲＯＭ１とラッチ回
路６の出力は、２者択一的にＩＲに取り込まれるように
構成されている。
Ｍ２内のデータの読出しが−サイクル内に同時に行なえ
るようにされている。ここで、内蔵ＲＯＭ１とラッチ回
路６の出力は、２者択一的にＩＲに取り込まれるように
構成されている。
上記ＣＰＵ３は、ＲＯＭ１内から読み出された命令コー
ドをフェッチする命令レジスタＩＲと、ランダムロジッ
ク回路もしくはマイクロプログラムＲＯＭ＆有し、命令
レジスタＩＲにフェッチされた命令コードな解読して適
当なコントロール信号を発生する制御部３ａとを備えて
いる。また、ＣＰＵａ内には次の命令のアドレスな示す
プログラムカウンタＰＣ，四則演算や論理演算を行なう
演算論理ユニッ）ＡＬＵ、該ＡＬＵの演算結果を保持す
るアキュームレータＡＣＣ，ＲＡＭＺ内のデータのアド
レスを示すレジスタＩＸ、ＲＡＭ２から読み出されたデ
ータな保持するレジスタＤＲ等のレジスタ類が設けられ
ている。
ドをフェッチする命令レジスタＩＲと、ランダムロジッ
ク回路もしくはマイクロプログラムＲＯＭ＆有し、命令
レジスタＩＲにフェッチされた命令コードな解読して適
当なコントロール信号を発生する制御部３ａとを備えて
いる。また、ＣＰＵａ内には次の命令のアドレスな示す
プログラムカウンタＰＣ，四則演算や論理演算を行なう
演算論理ユニッ）ＡＬＵ、該ＡＬＵの演算結果を保持す
るアキュームレータＡＣＣ，ＲＡＭＺ内のデータのアド
レスを示すレジスタＩＸ、ＲＡＭ２から読み出されたデ
ータな保持するレジスタＤＲ等のレジスタ類が設けられ
ている。
特に制限されないが、上記ＲＯＭ１はこの実施例では１
ワード１０ビツトの命令コードが並列に読み出されるよ
うに構成されており、制御部３ａからのコントロール信
号によって、プログラムカウンタＰＣが示すアドレスの
命令コードがＲＯＭ１から読み出されて命令レジスタＩ
Ｒにフェッチされるようになっている。
ワード１０ビツトの命令コードが並列に読み出されるよ
うに構成されており、制御部３ａからのコントロール信
号によって、プログラムカウンタＰＣが示すアドレスの
命令コードがＲＯＭ１から読み出されて命令レジスタＩ
Ｒにフェッチされるようになっている。
また、上記ＲＡＭ２は４ビツトのデータな並列に読み書
きできるようにされており、制御部３ａからのコントロ
ール信号によって、レジスタＩＸの示すアドレスのデー
タがＲＡＭ２からレジスタＤＲに読み出され、あるいは
逆に書き込まれるようになっている。
きできるようにされており、制御部３ａからのコントロ
ール信号によって、レジスタＩＸの示すアドレスのデー
タがＲＡＭ２からレジスタＤＲに読み出され、あるいは
逆に書き込まれるようになっている。
この場合、制御部３ａからのコントロール信号によって
、上述したようにＲＯＭ１の読出しと、ＲＡＭ２の読出
しもしくは書込みが同時に行なえるようにされている。
、上述したようにＲＯＭ１の読出しと、ＲＡＭ２の読出
しもしくは書込みが同時に行なえるようにされている。
そして、この実施例のシングルチップマイコンにおいて
は、上記プログラムカウンタＰＣからの出力信号（アド
レス）とパルス発生回路４から出力されるアドレスコン
トロール信号φａとに基づいて、外付けされた８ビツト
構成のＥＰＲＯＭｌ０なアクセスするためのアドレス信
号を形成し出力するアドレス発生回路５がチップＡ内に
設けられている。
は、上記プログラムカウンタＰＣからの出力信号（アド
レス）とパルス発生回路４から出力されるアドレスコン
トロール信号φａとに基づいて、外付けされた８ビツト
構成のＥＰＲＯＭｌ０なアクセスするためのアドレス信
号を形成し出力するアドレス発生回路５がチップＡ内に
設けられている。
上記アドレスコントロール信号φａは、パルス発生回路
４において、システムクロックφＣに基づいて、システ
ムクロックφＣの一サイクル内の前半に第３図（ｂ）に
示すようにハイレベルからロウレベルに変化するように
形成される。そして、このアドレスコントロール信号φ
ａがハイレベルのときはアドレス発生回路４がＥＰＲＯ
Ｍｌ０の偶数アドレスな発生し、ロウレベルのときは奇
数アドレスな発生するようにされている。具体的には、
例えば内蔵ＲＯＭ１の記憶容量が４にワードで、アドレ
ス信号Ａ。−Ａ８．によってアクセスされるようになっ
ているとすると、システムクロックの−サイクル内にア
ドレス発生回路４から出力されるアドレス信号はＡ１〜
Ａ、Ｈがそのままで、アドレスＡＯのみがアドレスコン
トロール信号φａに同期して変化されるよ５にされる。
４において、システムクロックφＣに基づいて、システ
ムクロックφＣの一サイクル内の前半に第３図（ｂ）に
示すようにハイレベルからロウレベルに変化するように
形成される。そして、このアドレスコントロール信号φ
ａがハイレベルのときはアドレス発生回路４がＥＰＲＯ
Ｍｌ０の偶数アドレスな発生し、ロウレベルのときは奇
数アドレスな発生するようにされている。具体的には、
例えば内蔵ＲＯＭ１の記憶容量が４にワードで、アドレ
ス信号Ａ。−Ａ８．によってアクセスされるようになっ
ているとすると、システムクロックの−サイクル内にア
ドレス発生回路４から出力されるアドレス信号はＡ１〜
Ａ、Ｈがそのままで、アドレスＡＯのみがアドレスコン
トロール信号φａに同期して変化されるよ５にされる。
これによって、外付けのＥＰＲＯＭｌ０は−サイクルの
前半中に２回アクセスされて、偶数アドレスと奇数アド
レスに記憶されている命令コードがそれぞれ読み出され
るようになる。なお、ＥＦＲＯＭＩＯには予め一つの命
令コードを上位５ビツトと下位５ビツトに分けて、対応
する偶数アドレスと奇数アドレスに記憶させるようにさ
れている。
前半中に２回アクセスされて、偶数アドレスと奇数アド
レスに記憶されている命令コードがそれぞれ読み出され
るようになる。なお、ＥＦＲＯＭＩＯには予め一つの命
令コードを上位５ビツトと下位５ビツトに分けて、対応
する偶数アドレスと奇数アドレスに記憶させるようにさ
れている。
従って、−サイクル中に２回ＥＦＲＯＭＩＯがアクセス
されると、命令コードの上位５ビツトと下位５ビツトが
別々に読み出されることになる。
されると、命令コードの上位５ビツトと下位５ビツトが
別々に読み出されることになる。
一方、シングルチップマイコン内には、ＥＰＲＯＭ１０
より５ビツトずつ読み出された命令コードな保持する１
０ビツトのラッチ回路６が設けられている。そして、こ
のラッチ回路６は、上記パルス発生回路４から出力され
る第３図（ｅ）のようなラッチ制御信号φｒによって、
ＥＰＲＯＭｌ０の出力な−サイクル中２回取り込み、ラ
ッチする。
より５ビツトずつ読み出された命令コードな保持する１
０ビツトのラッチ回路６が設けられている。そして、こ
のラッチ回路６は、上記パルス発生回路４から出力され
る第３図（ｅ）のようなラッチ制御信号φｒによって、
ＥＰＲＯＭｌ０の出力な−サイクル中２回取り込み、ラ
ッチする。
そして、こ０）ラッチが終了してからパルス発生回路４
から出力されるフェッチ制御信号φｆによって、ラッチ
回路６に保持されている１０ビツトの命令コードがＣＰ
Ｕ３内の命令レジスタＩＲに取り込まれるようにされて
いる。
から出力されるフェッチ制御信号φｆによって、ラッチ
回路６に保持されている１０ビツトの命令コードがＣＰ
Ｕ３内の命令レジスタＩＲに取り込まれるようにされて
いる。
この実施例では、上記命令レジスタＩＲへの命令コード
のフェッチは、−サイクルの前半によって完了されるよ
う圧されており、該サイクルの後半は制御部３ａにおい
てこの命令コードのデコードすなわち命令の解読が行な
われ、次のサイクルでその命令が実行されるようにされ
て℃・る。
のフェッチは、−サイクルの前半によって完了されるよ
う圧されており、該サイクルの後半は制御部３ａにおい
てこの命令コードのデコードすなわち命令の解読が行な
われ、次のサイクルでその命令が実行されるようにされ
て℃・る。
なお、上記実施例ではＥＰＲＯＭＩ Ｏから読み出され
る１０ビツトの命令コードを５ビツトずつ分けて記憶さ
せているが、これを８ビツトと２ビツトに分けて記憶さ
せることも可能である。
る１０ビツトの命令コードを５ビツトずつ分けて記憶さ
せているが、これを８ビツトと２ビツトに分けて記憶さ
せることも可能である。
また、実施例のシングルチップマイコンでは、命令コー
ドが１０ビツトになっているものについて説明したが、
この発明は命令コードとして９ビツトもしくは１１ビツ
ト以上のものが採用され、内蔵ＲＯＭＩがこれに応じた
ビット数に構成されたものにも適用できるものである。
ドが１０ビツトになっているものについて説明したが、
この発明は命令コードとして９ビツトもしくは１１ビツ
ト以上のものが採用され、内蔵ＲＯＭＩがこれに応じた
ビット数に構成されたものにも適用できるものである。
以上説明したごとくこの発明は、マイクロプロセッサの
扱う命令コードのビット数よりも小さなビット数構成の
ＥＦＲＯＭを外付けしてＥＰＲＯＭ搭載型マイクロコン
ピュータな構成する場合に、マイクロプロセッサの動作
クロックの一サイクル中にＥＦＲＯＭが少なくとも２回
アクセスされるようにしたので、例えば１０ビツトの命
令コードなもつシングルチップマイコンに、８ビット構
成のＥＦＲＯＭを搭載しても、ビット数の異なるＥＰＲ
ＯＭから所望の命令コードを読み出し、ＥＦＲＯＭ搭載
型マイクロコンビエータとして有効に動作させることが
できる。そのため、これを使ってプログラムの開発な行
なうことができ、これによってプログラムの開発が効率
的に行なえるようになるという効果がある。また、この
ようにして、ＥＦＲＯＭを使って開発されたプログラム
なＣＰＵ内部のマスクＲＯＭに格納して大量生産するこ
とにより記憶情報の安定した安価なシングルチップマイ
コンな提供することができる。
扱う命令コードのビット数よりも小さなビット数構成の
ＥＦＲＯＭを外付けしてＥＰＲＯＭ搭載型マイクロコン
ピュータな構成する場合に、マイクロプロセッサの動作
クロックの一サイクル中にＥＦＲＯＭが少なくとも２回
アクセスされるようにしたので、例えば１０ビツトの命
令コードなもつシングルチップマイコンに、８ビット構
成のＥＦＲＯＭを搭載しても、ビット数の異なるＥＰＲ
ＯＭから所望の命令コードを読み出し、ＥＦＲＯＭ搭載
型マイクロコンビエータとして有効に動作させることが
できる。そのため、これを使ってプログラムの開発な行
なうことができ、これによってプログラムの開発が効率
的に行なえるようになるという効果がある。また、この
ようにして、ＥＦＲＯＭを使って開発されたプログラム
なＣＰＵ内部のマスクＲＯＭに格納して大量生産するこ
とにより記憶情報の安定した安価なシングルチップマイ
コンな提供することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨な逸脱しない範囲で種々変更可
能であることは（・うまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨な逸脱しない範囲で種々変更可
能であることは（・うまでもない。
例えば上記実施例ではプログラム系とデータ系とが別個
に構成されたシングルチップマイコンニついて説明した
が、この発明は命令コードのビット数とデータのビット
数とを一致させ、同一のアドレス系でＲＯＭとＲＡＭ＆
動作させるようにしたシングルチップマイコンにも適用
できるものである。
に構成されたシングルチップマイコンニついて説明した
が、この発明は命令コードのビット数とデータのビット
数とを一致させ、同一のアドレス系でＲＯＭとＲＡＭ＆
動作させるようにしたシングルチップマイコンにも適用
できるものである。
この発明はシングルチップマイコンに限定されるもので
なく、マイクロコンピュータシステム一般に応用するこ
とが可能である。
なく、マイクロコンピュータシステム一般に応用するこ
とが可能である。
第１図はシングルチップマイコンにＥＰＲＯＭな搭載す
る場合の一例を示す斜視図、 第２図は本発明なシングルチップマイコンに適用した場
合の一実施例を示すブロック構成図、第３図はその回路
における各部の信号のタイミングを示すタイミングチャ
ートである。 １・・・内蔵ＲＯＭ、３・・・ＣＰＵ、４・・・アドレ
ス発生回路、５・・・パルス発生回路、１０・・・外付
はメモリ （ＥＰＲＯＭ） 。 代理人 升埋士 高 橋 明 夫 、、、 、””
”’＋、、。
る場合の一例を示す斜視図、 第２図は本発明なシングルチップマイコンに適用した場
合の一実施例を示すブロック構成図、第３図はその回路
における各部の信号のタイミングを示すタイミングチャ
ートである。 １・・・内蔵ＲＯＭ、３・・・ＣＰＵ、４・・・アドレ
ス発生回路、５・・・パルス発生回路、１０・・・外付
はメモリ （ＥＰＲＯＭ） 。 代理人 升埋士 高 橋 明 夫 、、、 、””
”’＋、、。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサな含むＬＳＩチップに、該マイ
クロプロセッサの扱う命令コードのビット数よりも小さ
なビット構成の再書込み可能なメモリを外付けしてＥＰ
ＲＯＭ搭載型マイクロコンピュータを構成する場合にお
いて、上記マイクロプロセッサの動作クロックの一サイ
クル中に上記外付はメモリが少なくとも２回アクセスさ
れるようにしたことを特徴とするＥＰＲＯＭ搭載型マイ
クロコンピュータ。 ２、マイクロプロセッサを含むＬＳＩチップに該マイク
ロプロセッサ内のプログラムカウンタの内容と、パルス
発生回路から出力される制御信号に基づいて前記外付は
メモリに供給されるアドレス信号な形成するアドレス発
生回路な設け、このアドレス信号が制御信号によリーサ
イクル中に少なくとも２回変化されることによりメモリ
が２回以上アクセスされるようにされてなることを特徴
とするＥＰＲＯＭ１載型マイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080862A JPS59206968A (ja) | 1983-05-11 | 1983-05-11 | Ｅｐｒｏｍ搭載型マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080862A JPS59206968A (ja) | 1983-05-11 | 1983-05-11 | Ｅｐｒｏｍ搭載型マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206968A true JPS59206968A (ja) | 1984-11-22 |
Family
ID=13730145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080862A Pending JPS59206968A (ja) | 1983-05-11 | 1983-05-11 | Ｅｐｒｏｍ搭載型マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004433A1 (fr) * | 1985-01-22 | 1986-07-31 | Sony Corporation | Dispositif de memoire |
| JPS63298632A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JP2002063070A (ja) * | 2000-08-18 | 2002-02-28 | Fujitsu Ltd | 演算装置及び演算方法 |
-
1983
- 1983-05-11 JP JP58080862A patent/JPS59206968A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004433A1 (fr) * | 1985-01-22 | 1986-07-31 | Sony Corporation | Dispositif de memoire |
| GB2183065A (en) * | 1985-01-22 | 1987-05-28 | Sony Corp | Memory device |
| US5021996A (en) * | 1985-01-22 | 1991-06-04 | Sony Corporation | Device for use in developing and testing a one-chip microcomputer |
| JPS63298632A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JP2002063070A (ja) * | 2000-08-18 | 2002-02-28 | Fujitsu Ltd | 演算装置及び演算方法 |
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