JPH0691207B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691207B2 JPH0691207B2 JP58249712A JP24971283A JPH0691207B2 JP H0691207 B2 JPH0691207 B2 JP H0691207B2 JP 58249712 A JP58249712 A JP 58249712A JP 24971283 A JP24971283 A JP 24971283A JP H0691207 B2 JPH0691207 B2 JP H0691207B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- drain
- impurity concentration
- high impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にMOSトランジスタを少
なくとも具備する半導体装置に関する。
なくとも具備する半導体装置に関する。
第１図（ａ），（ｂ）に従来の半導体装置の一例として
ＮチヤンネルMOSトランジスタをメモリセルとする半導
体記憶装置の平面図及び断面図を示す。
ＮチヤンネルMOSトランジスタをメモリセルとする半導
体記憶装置の平面図及び断面図を示す。
100は拡散層を利用したGND（接地）配線101はAl配線に
よるデータ線、102はSi半導体を利用したワード線、103
はメモリセルを構成するNMOSトランジスタの一端電極を
データ線101と接続するためのコンタクトホール104はＮ
型基板、105はＰ型ウエル領域、106はＮ型Siゲート107
はゲート酸化膜、108は接地電位GNDにつながるＮ型のソ
ース領域、109はＮ型のドレイン領域である。NMOSトラ
ンジスタで構成するメモリセルのGND配線100は、通常デ
ータ線101をAlで配線しているため、GND配線100を拡散
層とコンタクトしてAlで配線できず、NMOSトランジスタ
のソース及びドレイン層の拡散領域をそのまま配線とし
て利用している。拡散領域を配線として用いる場合、特
に半導体記憶装置では、情報の書き込み、読み出し時間
を高速にする必要から配線抵抗を小さくする必要があ
る。しかし微細化に伴う浅接合化によつてMOSトランジ
スタのソース及びドレイン層の抵抗が大きくなる方向に
ある。このためGND配線100の抵抗抗化には第２図に示す
ように本数のデータ線201ごとにGND配線となるAl配線20
2をデータ線201と略平行に走らせ、拡散層を利用したGN
D配線200をコンタクトボール203で接続し、配線抵抗を
低減している。しかしこの方法は、GND配線となるAl配
線202のための面積や配線容量の増加を招く。
よるデータ線、102はSi半導体を利用したワード線、103
はメモリセルを構成するNMOSトランジスタの一端電極を
データ線101と接続するためのコンタクトホール104はＮ
型基板、105はＰ型ウエル領域、106はＮ型Siゲート107
はゲート酸化膜、108は接地電位GNDにつながるＮ型のソ
ース領域、109はＮ型のドレイン領域である。NMOSトラ
ンジスタで構成するメモリセルのGND配線100は、通常デ
ータ線101をAlで配線しているため、GND配線100を拡散
層とコンタクトしてAlで配線できず、NMOSトランジスタ
のソース及びドレイン層の拡散領域をそのまま配線とし
て利用している。拡散領域を配線として用いる場合、特
に半導体記憶装置では、情報の書き込み、読み出し時間
を高速にする必要から配線抵抗を小さくする必要があ
る。しかし微細化に伴う浅接合化によつてMOSトランジ
スタのソース及びドレイン層の抵抗が大きくなる方向に
ある。このためGND配線100の抵抗抗化には第２図に示す
ように本数のデータ線201ごとにGND配線となるAl配線20
2をデータ線201と略平行に走らせ、拡散層を利用したGN
D配線200をコンタクトボール203で接続し、配線抵抗を
低減している。しかしこの方法は、GND配線となるAl配
線202のための面積や配線容量の増加を招く。
また、MOSトランジスタで構成するメモリセルの場合、
浅接合化によつて、ソース、ドレインの接合面積が小さ
くなり接合容量が小さくなる。接合容量が小さくなつた
場合、ソース、ドレインにα線が照射された場合、発生
した電子−正孔対により蓄積電荷の再結合が起り保持さ
れている情報が変わつてしまう懸念がある。
浅接合化によつて、ソース、ドレインの接合面積が小さ
くなり接合容量が小さくなる。接合容量が小さくなつた
場合、ソース、ドレインにα線が照射された場合、発生
した電子−正孔対により蓄積電荷の再結合が起り保持さ
れている情報が変わつてしまう懸念がある。
本発明の目的は、MOSトランジスタを少なくとも具備す
る半導体装置においてMOSトランジスタのソース及び／
またはドレインの抵抗を低減しチツプ面積を縮少し得る
半導体装置を提供することにある。
る半導体装置においてMOSトランジスタのソース及び／
またはドレインの抵抗を低減しチツプ面積を縮少し得る
半導体装置を提供することにある。
上記目的を達成する本発明の特徴とするところは、一方
導電型の半導体層の主表面に他方導電型のソース領域及
びドレイン領域が設けられるMOSトランジスタに於い
て、上記ソース領域及び１または上記ドレイン領域に重
なる様に、上記ソース領域及び／または上記ドレイン領
域より深く、かつ高不純物濃度の他方導電型領域を設け
ることにある。
導電型の半導体層の主表面に他方導電型のソース領域及
びドレイン領域が設けられるMOSトランジスタに於い
て、上記ソース領域及び１または上記ドレイン領域に重
なる様に、上記ソース領域及び／または上記ドレイン領
域より深く、かつ高不純物濃度の他方導電型領域を設け
ることにある。
さらに本発明の特徴とするところは、一方導電型の半導
体層の主表面に他方導電型のソース領域及びドレイン領
域が設けられるMOSトランジスタと、上記主表面に上記
ソース領域及び／または上記ドレイン領域より深く、か
つ高不純物濃度である他方導電型の一方の主端子用領域
が設けられるバイポーラトランジスタとが混在するもの
に於いて、上記ソース領域及び／または上記ドレイン領
域に重なる様に、上記一方の主端子領域と略同じ深さ
で、かつ略同じ不純物濃度の他方導電型領域を設けるこ
とにある。
体層の主表面に他方導電型のソース領域及びドレイン領
域が設けられるMOSトランジスタと、上記主表面に上記
ソース領域及び／または上記ドレイン領域より深く、か
つ高不純物濃度である他方導電型の一方の主端子用領域
が設けられるバイポーラトランジスタとが混在するもの
に於いて、上記ソース領域及び／または上記ドレイン領
域に重なる様に、上記一方の主端子領域と略同じ深さ
で、かつ略同じ不純物濃度の他方導電型領域を設けるこ
とにある。
本発明の好ましい実施態様に於いては、他方導電型領域
は、複数のMOSトランジスタのソース領域及び／または
ドレイン領域に重なる様に設ける。
は、複数のMOSトランジスタのソース領域及び／または
ドレイン領域に重なる様に設ける。
以下に本発明の一実施例を説明する。
第３図（ａ），（ｂ）は本発明半導体装置の一実施例の
平面図及び断面図であり、バイポーラトランジスタとMO
Sトランジスタとが混在して構成される半導体記憶装置
であり、メモリセル部をNMOSで構成したものである。
平面図及び断面図であり、バイポーラトランジスタとMO
Sトランジスタとが混在して構成される半導体記憶装置
であり、メモリセル部をNMOSで構成したものである。
尚、バイポーラトランジスタとMOSトランジスタとが混
在する半導体記憶装置の全体構成としては、特公昭43−
19780号公報，特公昭45−8258号公報，特開昭55−12999
4号公報等で知られている。
在する半導体記憶装置の全体構成としては、特公昭43−
19780号公報，特公昭45−8258号公報，特開昭55−12999
4号公報等で知られている。
第３図（ａ），（ｂ）に於いて110はＰ型の埋込み領
域、113はＰ型基板、111はバイポーラトランジスタのコ
レクタ電極引出し用の低抵抗（≦10Ω／□）拡散領域と
略同じ深さでかつ、略同じ不純物濃度のＮ型拡散領域で
ある。Ｎ型拡散領域111は、NMOSトランジスタのソース
領域108より深く、かつ高不純物濃度である。この構造
は、NMOSトランジスタのソース108と拡散領域111が重な
るように配置してあり従来のソース領域108のみを配線
として用いるよりもGND配線抵抗を重ね合せにより小さ
くすることができる。
域、113はＰ型基板、111はバイポーラトランジスタのコ
レクタ電極引出し用の低抵抗（≦10Ω／□）拡散領域と
略同じ深さでかつ、略同じ不純物濃度のＮ型拡散領域で
ある。Ｎ型拡散領域111は、NMOSトランジスタのソース
領域108より深く、かつ高不純物濃度である。この構造
は、NMOSトランジスタのソース108と拡散領域111が重な
るように配置してあり従来のソース領域108のみを配線
として用いるよりもGND配線抵抗を重ね合せにより小さ
くすることができる。
第４図は第３図に示す本発明の一実施例の製造方法を示
すものである。
すものである。
第４図（ａ）はＰ型半導体基板１の一主表面に、高濃度
のＮ型埋込み層２およびＰ型埋込み層３を選択的に形成
したものである。第４図（ｂ）はＮ型およびＰ型埋込み
層2,3を形成した後、熱処理を行ない、Ｎ型エピタキシ
ヤル層１′を形成し、さらにＮ型ウエル層４及びＰ型ウ
エル層５を形成した状態を示している。第４図（ｃ）は
第４図（ｂ）の構造に薄いSiO2膜を形成した後、シリコ
ンナイトライド膜をマスクとして熱酸化により素子間分
離のための選択酸化膜６を形成した状態を示している。
第４図（ｄ）は通常のCMOSプロセルによつてPMOSトラン
ジスタのゲートとなるＳゲート10及びNMOSトランジスタ
のゲートとなるSiゲート12を形成し、Siゲート10,12をS
iO2膜11で覆つた後、NPNバイポーラトランジスタのコレ
クタ電極引出し用のＮ型拡散層７を形成すると同時にNM
OSトランジスタの一端の拡散層を配線として用いる部位
にＮ型拡散領域８を形成し、その後バイポーラトランジ
スタのＰ型ベース領域９を形成したものである。第４図
（ｅ）は熱処理して、Ｎ型拡散層７をＮ型埋込み領域２
に、Ｎ型拡散領域をＰ型埋込み領域３に接触させた後、
バイポーラトランジスタ301のエミツタ電極14をポリシ
リコンで形成し、ポリシリコンエミツタ電極にＮ型不純
物をドープし、熱処理によつてエミツタ拡散領域13を形
成し、バイポーラトランジスタ301を完成させたもので
ある。第４図（ｆ）は通常のCMOSプロセスによつてＰ型
のソース15、ドレイン16、Ｐ型Siゲート10′を形成する
ことによつてPMOSトランジスタ302を完成した後、Ｎ型
のソース17、ドレイン18、Ｎ型のSiゲート12′を形成す
ることによつてNMOSトランジスタ303を完成し、素子の
パツシベーシヨン膜19を付け、Al引き出し用のコンタク
トホールをあけた状態を示している。第４図（ｇ）はAl
引き出し電極21をつけ本実施例の構造を完成させたもの
である。
のＮ型埋込み層２およびＰ型埋込み層３を選択的に形成
したものである。第４図（ｂ）はＮ型およびＰ型埋込み
層2,3を形成した後、熱処理を行ない、Ｎ型エピタキシ
ヤル層１′を形成し、さらにＮ型ウエル層４及びＰ型ウ
エル層５を形成した状態を示している。第４図（ｃ）は
第４図（ｂ）の構造に薄いSiO2膜を形成した後、シリコ
ンナイトライド膜をマスクとして熱酸化により素子間分
離のための選択酸化膜６を形成した状態を示している。
第４図（ｄ）は通常のCMOSプロセルによつてPMOSトラン
ジスタのゲートとなるＳゲート10及びNMOSトランジスタ
のゲートとなるSiゲート12を形成し、Siゲート10,12をS
iO2膜11で覆つた後、NPNバイポーラトランジスタのコレ
クタ電極引出し用のＮ型拡散層７を形成すると同時にNM
OSトランジスタの一端の拡散層を配線として用いる部位
にＮ型拡散領域８を形成し、その後バイポーラトランジ
スタのＰ型ベース領域９を形成したものである。第４図
（ｅ）は熱処理して、Ｎ型拡散層７をＮ型埋込み領域２
に、Ｎ型拡散領域をＰ型埋込み領域３に接触させた後、
バイポーラトランジスタ301のエミツタ電極14をポリシ
リコンで形成し、ポリシリコンエミツタ電極にＮ型不純
物をドープし、熱処理によつてエミツタ拡散領域13を形
成し、バイポーラトランジスタ301を完成させたもので
ある。第４図（ｆ）は通常のCMOSプロセスによつてＰ型
のソース15、ドレイン16、Ｐ型Siゲート10′を形成する
ことによつてPMOSトランジスタ302を完成した後、Ｎ型
のソース17、ドレイン18、Ｎ型のSiゲート12′を形成す
ることによつてNMOSトランジスタ303を完成し、素子の
パツシベーシヨン膜19を付け、Al引き出し用のコンタク
トホールをあけた状態を示している。第４図（ｇ）はAl
引き出し電極21をつけ本実施例の構造を完成させたもの
である。
本方式によればバイポーラトランジスタのコレクタ引き
出し用のＮ型拡散層７の工程を利用することで、NMOSト
ランジスタの電極の一端の拡散抵抗を低減することがで
きる。
出し用のＮ型拡散層７の工程を利用することで、NMOSト
ランジスタの電極の一端の拡散抵抗を低減することがで
きる。
第５図は拡散層の配線幅一定として、第１図に示す従来
の配線方法（拡散抵抗40Ω／□）と本実施例の配線方法
（拡散抵抗10Ω／□）の配線長と抵抗Ｒの関係を示した
ものである。本発明による方法によれば、GND配線抵抗
は従来のMOSプロセスのGND配線抵抗に比べて75％も改善
できる。特に半導体記憶装置の場合、配線が長くなるの
で、本実施例のようにMOSトランジスタのGND配線となる
ソース領域にコレクタ電極引き出し用拡散領域を同時に
形成し複数個のMOSトランジスタのソース拡散領域108を
接続したGND配線の抵抗を低減でき、第２図に示される
様な従来のGND配線となるAl配線202に要した面積を削除
することができる。
の配線方法（拡散抵抗40Ω／□）と本実施例の配線方法
（拡散抵抗10Ω／□）の配線長と抵抗Ｒの関係を示した
ものである。本発明による方法によれば、GND配線抵抗
は従来のMOSプロセスのGND配線抵抗に比べて75％も改善
できる。特に半導体記憶装置の場合、配線が長くなるの
で、本実施例のようにMOSトランジスタのGND配線となる
ソース領域にコレクタ電極引き出し用拡散領域を同時に
形成し複数個のMOSトランジスタのソース拡散領域108を
接続したGND配線の抵抗を低減でき、第２図に示される
様な従来のGND配線となるAl配線202に要した面積を削除
することができる。
また、バイポーラトランジスタとMOSトランジスタとが
混石して作るプロセス（以下Bi−CMOSプロセスと略す）
で複数のMOSトランジスタの一端が電源に接続され、配
線として拡散層を利用する場合や複数のMOSトランジス
タの一端が電源に、他端がGNDに接続され、配線として
拡散層を利用する場合でも、コレクタ電極引出し用拡散
領域とMOSトランジスタの一端、あるいは両端の拡散領
域を重ね合せた構造にすることによつても同様の効果が
達成でき、また、Bi−CMOSプロセスでMOSトランジスタ
の拡散電極を低抵抗する場合に於いても、同様の効果が
達成でき、本発明が適用できうる。
混石して作るプロセス（以下Bi−CMOSプロセスと略す）
で複数のMOSトランジスタの一端が電源に接続され、配
線として拡散層を利用する場合や複数のMOSトランジス
タの一端が電源に、他端がGNDに接続され、配線として
拡散層を利用する場合でも、コレクタ電極引出し用拡散
領域とMOSトランジスタの一端、あるいは両端の拡散領
域を重ね合せた構造にすることによつても同様の効果が
達成でき、また、Bi−CMOSプロセスでMOSトランジスタ
の拡散電極を低抵抗する場合に於いても、同様の効果が
達成でき、本発明が適用できうる。
本発明の他の実施例について第６図（ａ），（ｂ）を用
いて以下に述べる。
いて以下に述べる。
第６図（ａ）は、高抵抗負荷Ｒを持つMOSトランジスタ
のメモリセルの一例を示したものである。400はワード
線、401はデータ線、M1,M2,M3,M4はNMOSトランジスタで
フリツプフロツプ型のメモリセルを構成している。メモ
リセルに与えられた情報は、M1とM3及びM2とM4のドレイ
ンの接合容量Ｃによつて保持される。メモリは正確に書
き込み、読み出し動作ができなければならないが、メモ
リセルにα線が照射された場合、α線照射によつて発生
した電子−正孔対により、接合容量に蓄積された電荷
（情報）と再結合を起し記憶内容が変化する可能性があ
る。α線によるキヤリヤの再結合の影響を小さくするに
は、MOSトランジスタのドレインの接合面積を大きくす
ることによつて接合容量Ｃを大きくすることである。
のメモリセルの一例を示したものである。400はワード
線、401はデータ線、M1,M2,M3,M4はNMOSトランジスタで
フリツプフロツプ型のメモリセルを構成している。メモ
リセルに与えられた情報は、M1とM3及びM2とM4のドレイ
ンの接合容量Ｃによつて保持される。メモリは正確に書
き込み、読み出し動作ができなければならないが、メモ
リセルにα線が照射された場合、α線照射によつて発生
した電子−正孔対により、接合容量に蓄積された電荷
（情報）と再結合を起し記憶内容が変化する可能性があ
る。α線によるキヤリヤの再結合の影響を小さくするに
は、MOSトランジスタのドレインの接合面積を大きくす
ることによつて接合容量Ｃを大きくすることである。
一般にMOSトランジスタはウエハの表面に形成される
が、微細化が進むにつれソース、ドレイン領域も浅く形
成される。このためα線対策ができしかも高集積化の可
能なメモリセルを作るにはメモリ情報を蓄積するための
接合容量を増加する有効な手段とα線により発生する電
子−正孔対の影響を低減する重要な検討課題である。
が、微細化が進むにつれソース、ドレイン領域も浅く形
成される。このためα線対策ができしかも高集積化の可
能なメモリセルを作るにはメモリ情報を蓄積するための
接合容量を増加する有効な手段とα線により発生する電
子−正孔対の影響を低減する重要な検討課題である。
本実施例による有効な接合容量増加法及びα線対策の方
法を第６図（ｂ）を用いて説明する。
法を第６図（ｂ）を用いて説明する。
第６図（ｂ）はメモリセルの構成要素である第６図
（ａ）のM3及びM4のMOSトランジスタを例に示してあ
る。
（ａ）のM3及びM4のMOSトランジスタを例に示してあ
る。
113は第１の導電型からなる基板、110は第１の導電型11
3と同じ導電型を有し113よりも高い不純物濃度からなる
埋め込み層、105は113,110と同じ導電型でMOSトランジ
スタの基板となる不純物濃度を有する層108,109はMOSト
ランジスタのソース及びドレインとなる層、107はゲー
ト酸化膜、106はMOSトランジスタのゲート電極層であ
る。ここで、111,112はこれまで述べてきたバイポーラ
トランジスタのコレクタ電極引き出し用拡散層と同時に
形成される層で各々、ソース108、ドレイン109を重ね合
わせて形成される。
3と同じ導電型を有し113よりも高い不純物濃度からなる
埋め込み層、105は113,110と同じ導電型でMOSトランジ
スタの基板となる不純物濃度を有する層108,109はMOSト
ランジスタのソース及びドレインとなる層、107はゲー
ト酸化膜、106はMOSトランジスタのゲート電極層であ
る。ここで、111,112はこれまで述べてきたバイポーラ
トランジスタのコレクタ電極引き出し用拡散層と同時に
形成される層で各々、ソース108、ドレイン109を重ね合
わせて形成される。
前述の如くα線は半導体中を通過する際に電子−正孔対
を発生する。
を発生する。
このα線による生成電荷が蓄積電荷を破壊する現象はpn
接合の空乏層内の電界による電荷収集と空乏層外の拡散
による電荷収集の２つの場合が考えられる。
接合の空乏層内の電界による電荷収集と空乏層外の拡散
による電荷収集の２つの場合が考えられる。
前者に対しては接合容量を増加させる方法が有効であり
後者に対しては空乏層の直下に電位障壁を形成し電荷が
pn接合側に集まらないようにする方法が有効である。
後者に対しては空乏層の直下に電位障壁を形成し電荷が
pn接合側に集まらないようにする方法が有効である。
第６図（ｂ）では前者を層112による容量増加で対応し
後者を埋込み層110で対応できる。
後者を埋込み層110で対応できる。
第６図（ｂ）に示すように基板と同一導電型でしかも高
濃度埋込み層上に作つたMOSのメモリセルでは、第一の
実施例で述べたようにバイポーラトランジスタのコレク
タ電極引き出し用拡散領域112をドレイン109と重ね合せ
ることによつて接合面積を大きくし接合容量を大きくす
ることができるとともにα線による基板側からの影響を
小さくすることができる。また前述した如くM3,M4のソ
ース拡散領域をGND配線とするためコレクタ引き出し用
拡散領域111を設けることにより配線抵抗を低減でき、
従来の拡散層のAl配線とを併合したGND配線に要したAl
配線領域を削減できる。
濃度埋込み層上に作つたMOSのメモリセルでは、第一の
実施例で述べたようにバイポーラトランジスタのコレク
タ電極引き出し用拡散領域112をドレイン109と重ね合せ
ることによつて接合面積を大きくし接合容量を大きくす
ることができるとともにα線による基板側からの影響を
小さくすることができる。また前述した如くM3,M4のソ
ース拡散領域をGND配線とするためコレクタ引き出し用
拡散領域111を設けることにより配線抵抗を低減でき、
従来の拡散層のAl配線とを併合したGND配線に要したAl
配線領域を削減できる。
本発明は、上述した実施例に限定されずに、Ｐ型とＮ型
とを逆にする等の種々の変形例が考えられる。
とを逆にする等の種々の変形例が考えられる。
以上のように本発明の実施例によればB:C MOSプロセス
で作られるMOSトランジスタのソース、ドレインの拡散
抵抗を低減でき、それに伴つて配線面積を小さくでき
る。
で作られるMOSトランジスタのソース、ドレインの拡散
抵抗を低減でき、それに伴つて配線面積を小さくでき
る。
またメモリセルのソース、ドレインにバイポーラトラン
ジスタとコレクタと同時に作れる高濃度層を重ね合わ
せ、しかも、基板に接する反対導電型の層と接続するこ
とにより、接合容量の増加と基板で発生するキヤリアの
影響を低減できるのでα線対策が可能となる。
ジスタとコレクタと同時に作れる高濃度層を重ね合わ
せ、しかも、基板に接する反対導電型の層と接続するこ
とにより、接合容量の増加と基板で発生するキヤリアの
影響を低減できるのでα線対策が可能となる。
本発明によれば、MOSトランジスタのソース及び／また
はドレインの抵抗を低減し、チツプ面積を減少すること
ができる。
はドレインの抵抗を低減し、チツプ面積を減少すること
ができる。
第１図及び第２図は従来のメモリのGND配線方法を示す
図、第３図は本発明の一実施例を示す図、第４図は本発
明の一実施例に係る製造プロセスを示す図、第５図は本
発明の一実施例と従来方法による配線長と抵抗を比較し
た図、第６図は本発明の他の実施例を示す図である。 108……ソース領域、109……ソース領域、8,111,112…
…他方導電型領域。
図、第３図は本発明の一実施例を示す図、第４図は本発
明の一実施例に係る製造プロセスを示す図、第５図は本
発明の一実施例と従来方法による配線長と抵抗を比較し
た図、第６図は本発明の他の実施例を示す図である。 108……ソース領域、109……ソース領域、8,111,112…
…他方導電型領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢沢 義昭 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 池田 隆英 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 小高 雅則 東京都小平市上水本町1450番地 株式会社 日立製作所コンピユータ事業本部デバイス 開発センター内 (56)参考文献 特開 昭58−56450（ＪＰ，Ａ) 特開 昭57−188862（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板内にメモリセルとNPN型バイポ
ーラ・トランジスタとを具備してなり、 上記NPN型バイポーラ・トランジスタは、 Ｎ型コレクタ領域の直下に、該Ｎ型コレクタ領域と接触
する如く上記半導体基板の内部に形成されたＮ型高不純
物濃度コレクタ埋め込み領域と、 上記半導体基板の表面から、上記Ｎ型高不純物濃度コレ
クタ埋め込み領域と接触する如く形成されたＮ型コレク
タ引き出し不純物領域とを有し、 上記メモリセルは、 ゲートとドレインとが交叉接続された第１と第２の駆動
MOSトランジスタと、 上記第１と上記第２の駆動MOSトランジスタのドレイン
に接続された第１と第２の負荷素子と、 そのゲートがワード線に接続され、そのソース・ドレイ
ン経路が上記第１と上記第２の駆動MOSトランジスタの
上記ドレインと一対のデータ線との間に接続された第１
と第２の転送MOSトランジスタとを有してなり、 上記メモリセルの上記第１と上記第２の駆動MOSトラン
ジスタは、Ｎ型ソース領域と、該Ｎ型ソース領域の少な
くとも一部と重なるように形成されたＮ型高不純物濃度
ソース領域と、Ｎ型ドレイン領域と、該Ｎ型ドレイン領
域の少なくとも一部と重なるように形成されたＮ型高不
純物濃度ドレイン領域とを有するＮ型チャネルMOSトラ
ンジスタであり、 上記メモリセルのＮ型チャネルの上記第１と上記第２の
駆動MOSトランジスタの上記Ｎ型高不純物濃度ソース領
域と上記Ｎ型高不純物濃度ドレイン領域とは、上記NPN
型バイポーラ・トランジスタの上記Ｎ型コレクタ引き出
し不純物領域の形成のための不純物導入と同時に形成さ
れてなり、 上記Ｎ型コレクタ引き出し不純物領域と上記Ｎ型高不純
物濃度ソース領域と上記Ｎ型高不純物濃度ドレイン領域
とは、上記Ｎ型ソース領域および上記Ｎ型ドレイン領域
より深く形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249712A JPH0691207B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249712A JPH0691207B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137056A JPS60137056A (ja) | 1985-07-20 |
| JPH0691207B2 true JPH0691207B2 (ja) | 1994-11-14 |
Family
ID=17197074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249712A Expired - Lifetime JPH0691207B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691207B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569004B2 (ja) * | 1986-03-26 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2539386B2 (ja) * | 1986-08-13 | 1996-10-02 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2509930B2 (ja) * | 1987-03-27 | 1996-06-26 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2703280B2 (ja) * | 1988-09-05 | 1998-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5856450A (ja) * | 1981-09-30 | 1983-04-04 | Nec Corp | 相補型ｍｏｓ半導体装置 |
-
1983
- 1983-12-26 JP JP58249712A patent/JPH0691207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137056A (ja) | 1985-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6063686A (en) | Method of manufacturing an improved SOI (silicon-on-insulator) semiconductor integrated circuit device | |
| US6208010B1 (en) | Semiconductor memory device | |
| US6740958B2 (en) | Semiconductor memory device | |
| JPH058583B2 (ja) | ||
| JPH04324973A (ja) | 半導体装置及びその製造方法 | |
| EP0178991B1 (en) | A complementary semiconductor device having high switching speed and latchup-free capability | |
| JPH0132660B2 (ja) | ||
| JPS627701B2 (ja) | ||
| JPH0691207B2 (ja) | 半導体装置 | |
| JPH08139206A (ja) | 半導体装置およびその製造方法 | |
| JPS62276868A (ja) | 半導体集積回路装置 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JPS6362904B2 (ja) | ||
| KR960000955B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2509930B2 (ja) | 半導体集積回路装置 | |
| JPS6271258A (ja) | 半導体集積回路装置 | |
| JPH0144023B2 (ja) | ||
| KR100268786B1 (ko) | 반도체소자의 정전기방지회로 제조방법 | |
| JPH0652782B2 (ja) | 半導体集積回路装置 | |
| JP3003407B2 (ja) | 半導体集積回路装置 | |
| JP2574801B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPS58182863A (ja) | 半導体装置 | |
| JPS634672A (ja) | 半導体装置 | |
| JPH0823037A (ja) | 半導体装置及び半導体装置の製造方法 |