JPH0691223B2 - Ｒｏｍ装置及びその形成方法 - Google Patents
Ｒｏｍ装置及びその形成方法Info
- Publication number
- JPH0691223B2 JPH0691223B2 JP16704987A JP16704987A JPH0691223B2 JP H0691223 B2 JPH0691223 B2 JP H0691223B2 JP 16704987 A JP16704987 A JP 16704987A JP 16704987 A JP16704987 A JP 16704987A JP H0691223 B2 JPH0691223 B2 JP H0691223B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- rom device
- intersection
- electrodes
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4484—Superconducting materials
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/005—Arrangements for writing information into, or reading information out from, a digital store with combined beam-and individual cell access
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
- H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/046—Electron beam treatment of devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/70—High TC, above 30 k, superconducting device, article, or structured stock
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/70—High TC, above 30 k, superconducting device, article, or structured stock
- Y10S505/701—Coated or thin film device, i.e. active or passive
- Y10S505/703—Microelectronic device with superconducting conduction line
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/70—High TC, above 30 k, superconducting device, article, or structured stock
- Y10S505/706—Contact pads or leads bonded to superconductor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/831—Static information storage system or device
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/831—Static information storage system or device
- Y10S505/838—Plural, e.g. memory matrix
- Y10S505/841—Random access, i.e. bit organized memory type
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/917—Mechanically manufacturing superconductor
- Y10S505/923—Making device having semiconductive component, e.g. integrated circuit
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、重ね配置された２つの電極間の電気的接続
の有無を記憶データとするROM装置及びその形成方法に
関し、特に記憶データの書き込みが簡単で且つ記憶デー
タの読み出しが高速に行なうことのできるROM装置及び
その形成方法に関するものである。
の有無を記憶データとするROM装置及びその形成方法に
関し、特に記憶データの書き込みが簡単で且つ記憶デー
タの読み出しが高速に行なうことのできるROM装置及び
その形成方法に関するものである。
［従来の技術］ 第３図は一般的なROM装置を示す回路図である。図にお
いて、（1a）〜（1d）はマトリクス状に配置された複数
のMOSトランジスタであり、それぞれ、ゲート電極（2
a）〜（2d）と、一端に一定電圧Vcが印加された電極配
線（3a）〜（3d）とを有している。
いて、（1a）〜（1d）はマトリクス状に配置された複数
のMOSトランジスタであり、それぞれ、ゲート電極（2
a）〜（2d）と、一端に一定電圧Vcが印加された電極配
線（3a）〜（3d）とを有している。
（4a）はゲート電極（2a）及び（2c）に接続されたワー
ド線、（4b）はゲート電極（2b）及び（2d）に接続され
たワード線、（5a）は電極配線（3a）及び（3b）に選択
的に接続された信号線、（5b）は電極配線（3c）及び
（3d）に選択的に接続された信号線である。
ド線、（4b）はゲート電極（2b）及び（2d）に接続され
たワード線、（5a）は電極配線（3a）及び（3b）に選択
的に接続された信号線、（5b）は電極配線（3c）及び
（3d）に選択的に接続された信号線である。
（7a）〜（7d）は各電極配線（3a）〜（3d）と各信号線
（5a）及び（5b）との交差点であり、斜線で示した交差
点（7a）及び（7d）は接続された状態を示し、その他の
交差点（7b）及び（7c）は接続されていない状態を示し
ている。
（5a）及び（5b）との交差点であり、斜線で示した交差
点（7a）及び（7d）は接続された状態を示し、その他の
交差点（7b）及び（7c）は接続されていない状態を示し
ている。
第４図は接続された交差点（7a）を示す断面図、第５図
は接続されていない交差点（7b）を示す断面図であり、
（８）はシリコン基板、（９）はシリコン基板（８）と
各電極配線（3a）及び（3b）との間、並びに、各電極配
線（3a）及び（3b）と信号線（5a）との間に介在された
二酸化シリコン層（絶縁層）、（10）は絶縁層（９）に
選択的に形成された交差点導通用の穴（ビアホール）で
ある。
は接続されていない交差点（7b）を示す断面図であり、
（８）はシリコン基板、（９）はシリコン基板（８）と
各電極配線（3a）及び（3b）との間、並びに、各電極配
線（3a）及び（3b）と信号線（5a）との間に介在された
二酸化シリコン層（絶縁層）、（10）は絶縁層（９）に
選択的に形成された交差点導通用の穴（ビアホール）で
ある。
尚、他の交差点（7c）及び（7d）の断面構造はそれぞれ
第５図及び第４図と同様である。又、MOSトランジスタ
（1a）〜（1d）は任意の必要数だけ配置され、それに応
じてワード線及び信号線も必要数だけ設けられている。
第５図及び第４図と同様である。又、MOSトランジスタ
（1a）〜（1d）は任意の必要数だけ配置され、それに応
じてワード線及び信号線も必要数だけ設けられている。
次に、第３図〜第５図を参照しながら、従来のROM装置
の動作について説明する。
の動作について説明する。
例えば、ワード線（4a）及び信号線（5a）が選択される
と、ゲート電極（2a）が加圧されてMOSトランジスタ（1
a）のゲートが開くため、電極配線（3a）及び交差点（7
a）を介して、信号線（5a）に電圧Vcが読み出される。
と、ゲート電極（2a）が加圧されてMOSトランジスタ（1
a）のゲートが開くため、電極配線（3a）及び交差点（7
a）を介して、信号線（5a）に電圧Vcが読み出される。
一方、ワード線（4b）及び信号線（5a）が選択される
と、ゲート電極（2b）が加圧されてMOSトランジスタ（1
b）のゲートが開くが、交差点（7b）が接続されていな
いため、信号線（5a）に電圧Vcは読み出されない。
と、ゲート電極（2b）が加圧されてMOSトランジスタ（1
b）のゲートが開くが、交差点（7b）が接続されていな
いため、信号線（5a）に電圧Vcは読み出されない。
このように、交差点（7a）〜（7d）が接続されているか
否か、即ち穴（10）の有無が、記憶データとして読み出
されるようになっている。
否か、即ち穴（10）の有無が、記憶データとして読み出
されるようになっている。
従って、データを記憶するためには、予め選択的に穴
（10）を形成する必要があり、各信号線（5a）及び（5
b）の電極配線工程の前に、データパターンに対応した
多数のマスクを用いて絶縁層（９）を加工している。
（10）を形成する必要があり、各信号線（5a）及び（5
b）の電極配線工程の前に、データパターンに対応した
多数のマスクを用いて絶縁層（９）を加工している。
［発明が解決しようとする問題点］ 従来のROM装置及びその形成方法は以上のように、絶縁
層（９）の穴（10）の有無により記憶データを形成して
いたので、絶縁層（９）の加工時間が増大してコストア
ップを招くという問題点があり、又、信号線（5a）及び
（5b）を構成する電極の導電性も十分ではないという問
題点があった。
層（９）の穴（10）の有無により記憶データを形成して
いたので、絶縁層（９）の加工時間が増大してコストア
ップを招くという問題点があり、又、信号線（5a）及び
（5b）を構成する電極の導電性も十分ではないという問
題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、記憶データを簡便に形成できると共に、信号
線の導電性を向上して読み出しを高速に行なうことので
きるROM装置及びその形成方法を得ることを目的とす
る。
たもので、記憶データを簡便に形成できると共に、信号
線の導電性を向上して読み出しを高速に行なうことので
きるROM装置及びその形成方法を得ることを目的とす
る。
［問題点を解決するための手段］ この発明に係るROM装置は、重ね配置された第１及び第
２の電極のうち少なくとも一方をセラミックス系高温超
伝導体で構成すると共に、各電極を交差点で形状的に接
続し、交差点のセラミックス系高温超伝導体に選択的に
高抵抗領域を設けたものである。
２の電極のうち少なくとも一方をセラミックス系高温超
伝導体で構成すると共に、各電極を交差点で形状的に接
続し、交差点のセラミックス系高温超伝導体に選択的に
高抵抗領域を設けたものである。
又、この発明に係るROM装置の形成方法は、重ね配置さ
れた第１及び第２の電極のうち少なくとも一方をセラミ
ックス系高温超伝導体で構成すると共に、各電極を交差
点で予め形状的に接続し、その後、交差点に集束イオン
ビームを照射して選択的に高抵抗領域を形成するもので
ある。
れた第１及び第２の電極のうち少なくとも一方をセラミ
ックス系高温超伝導体で構成すると共に、各電極を交差
点で予め形状的に接続し、その後、交差点に集束イオン
ビームを照射して選択的に高抵抗領域を形成するもので
ある。
［作用］ この発明に係るROM装置においては、低抵抗のセラミッ
クス系高温超伝導体を介して交差点から高速に記憶デー
タを読み出すと共に、形状的に接続された交差点を高抵
抗領域により簡単に電気的非接続状態とする。
クス系高温超伝導体を介して交差点から高速に記憶デー
タを読み出すと共に、形状的に接続された交差点を高抵
抗領域により簡単に電気的非接続状態とする。
又、この発明に係るROM装置の形成方法においては、集
束イオンビームにより、形状的に接続された交差点のセ
ラミックス系高温超伝導体に簡単に高抵抗領域を形成す
る。
束イオンビームにより、形状的に接続された交差点のセ
ラミックス系高温超伝導体に簡単に高抵抗領域を形成す
る。
［実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明に係るROM装置の一実施例の要部を示す断
面図であり、（3a）、（7a）、（８）及び（９）は前述
と同様のものである。又、ROM装置の回路構成は第３図
に示した通りであり、電極配線（3a）〜（3d）は重ね配
置された電極のうちの下層の第１の電極を構成してい
る。
図はこの発明に係るROM装置の一実施例の要部を示す断
面図であり、（3a）、（7a）、（８）及び（９）は前述
と同様のものである。又、ROM装置の回路構成は第３図
に示した通りであり、電極配線（3a）〜（3d）は重ね配
置された電極のうちの下層の第１の電極を構成してい
る。
（5A）は信号線（5a）に対応する信号線であり、セラミ
ックス系高温超伝導体からなっている。このセラミック
ス系高温超伝導体は、例えばY-Ba-Cu-O系のペロブスカ
イト構造の派生構造に見られるように、一定の結晶構造
をもっている。又、信号線（5b）に対応する信号線（5
B）（図示せず）も同様に設けられており、信号線（5
A）と共に重ね配置された電極のうちの上層の第２の電
極を構成している。
ックス系高温超伝導体からなっている。このセラミック
ス系高温超伝導体は、例えばY-Ba-Cu-O系のペロブスカ
イト構造の派生構造に見られるように、一定の結晶構造
をもっている。又、信号線（5b）に対応する信号線（5
B）（図示せず）も同様に設けられており、信号線（5
A）と共に重ね配置された電極のうちの上層の第２の電
極を構成している。
次に、第１図〜第３図を参照しながら、この発明に係る
ROM装置及びその形成方法の一実施例について説明す
る。
ROM装置及びその形成方法の一実施例について説明す
る。
まず、各MOSトランジスタ（1a）〜（1d）の電極配線（3
a）〜（3d）と各信号線（5A）及び（5B）とを、第１図
のように形状的に接続する。従って、超伝導温度領域に
おいては信号線（5A）及び（5B）の導電性が高いため、
電気的に接続された交差点（7a）及び（7d）が容易に形
成される。
a）〜（3d）と各信号線（5A）及び（5B）とを、第１図
のように形状的に接続する。従って、超伝導温度領域に
おいては信号線（5A）及び（5B）の導電性が高いため、
電気的に接続された交差点（7a）及び（7d）が容易に形
成される。
次に、電気的非接続状態の交差点（7b）及び（7c）を形
成するため、第２図のように、例えば交差点（7b）の信
号線（5A）に加速された集束イオンビーム（12）を照射
する。
成するため、第２図のように、例えば交差点（7b）の信
号線（5A）に加速された集束イオンビーム（12）を照射
する。
これにより、交差点（7b）の信号線（5A）の一部は、結
晶構造が集束イオンビーム（12）の衝撃などにより破壊
されて超伝導性を持たない高抵抗の物質に変換され、高
抵抗領域（13）となる。
晶構造が集束イオンビーム（12）の衝撃などにより破壊
されて超伝導性を持たない高抵抗の物質に変換され、高
抵抗領域（13）となる。
同様に、交差点（7c）の信号線（5B）にも高抵抗領域
（13）を形成し、各交差点（7b）及び（7c）における電
気的接続を切断する。
（13）を形成し、各交差点（7b）及び（7c）における電
気的接続を切断する。
このように、集束イオンビーム（12）を選択的に照射す
ることにより、任意の交差点（7b）及び（7c）に高抵抗
領域（13）を形成することができ、信号線（5A）及び
（5B）の電極配線工程後に簡単に記憶データを書き込む
ことができる。しかも、信号線（5A）及び（5B）の電極
として超伝導体を用いているため、記憶データの読み出
しも高速に行なうことができる。
ることにより、任意の交差点（7b）及び（7c）に高抵抗
領域（13）を形成することができ、信号線（5A）及び
（5B）の電極配線工程後に簡単に記憶データを書き込む
ことができる。しかも、信号線（5A）及び（5B）の電極
として超伝導体を用いているため、記憶データの読み出
しも高速に行なうことができる。
尚、上記実施例では、信号線（5A）及び（5B）をセラミ
ックス系高温超伝導体で構成し、MOSトランジスタ（1
a）〜（1d）の電極配線（3a）〜（3d）を通常の電極で
構成したが、重ね配置された第１及び第２の電極のうち
少なくともいずれか一方をセラミックス系高温超伝導体
で構成すれば、同等の効果を奏することはいうまでもな
い。
ックス系高温超伝導体で構成し、MOSトランジスタ（1
a）〜（1d）の電極配線（3a）〜（3d）を通常の電極で
構成したが、重ね配置された第１及び第２の電極のうち
少なくともいずれか一方をセラミックス系高温超伝導体
で構成すれば、同等の効果を奏することはいうまでもな
い。
［発明の効果］ 以上のようにこの発明によれば、重ね配置された第１及
び第２の電極のうち少なくとも一方をセラミックス系高
温超伝導体で構成すると共に、各電極を交差点で形状的
に接続し、交差点のセラミックス系高温超伝導体に選択
的に高抵抗領域を設けたので、セラミックス系高温超伝
導体を介して交差点から高速に記憶データを読み出すと
共に、高抵抗領域により簡単に記憶データの書き込みが
できるROM装置が得られる効果がある。
び第２の電極のうち少なくとも一方をセラミックス系高
温超伝導体で構成すると共に、各電極を交差点で形状的
に接続し、交差点のセラミックス系高温超伝導体に選択
的に高抵抗領域を設けたので、セラミックス系高温超伝
導体を介して交差点から高速に記憶データを読み出すと
共に、高抵抗領域により簡単に記憶データの書き込みが
できるROM装置が得られる効果がある。
又、この発明によれば、重ね配置された第１及び第２の
電極のうち少なくとも一方をセラミックス系高温超伝導
体で構成すると共に、各電極を交差点で予め形状的に接
続し、その後、選択的に交差点に集束イオンビームを照
射するようにしたので、セラミックス系高温超伝導体に
簡単に高抵抗領域を形成できるROM装置の形成方法が得
られる効果がある。
電極のうち少なくとも一方をセラミックス系高温超伝導
体で構成すると共に、各電極を交差点で予め形状的に接
続し、その後、選択的に交差点に集束イオンビームを照
射するようにしたので、セラミックス系高温超伝導体に
簡単に高抵抗領域を形成できるROM装置の形成方法が得
られる効果がある。
第１図はこの発明に係るROM装置の一実施例の要部を示
す断面図、第２図はこの発明に係るROM装置の形成方法
を説明するためのROM装置の要部を示す断面図、第３図
は一般的なROM装置を示す回路図、第４図及び第５図は
それぞれ従来のROM装置の要部を示す断面図である。 （1a）〜（1d）……MOSトランジスタ （3a）〜（3d）……電極配線、（5A）……信号線 （7a）〜（7d）……交差点 （12）……集束イオンビーム （13）……高抵抗領域 尚、図中、同一符号は同一又は相当部分を示す。
す断面図、第２図はこの発明に係るROM装置の形成方法
を説明するためのROM装置の要部を示す断面図、第３図
は一般的なROM装置を示す回路図、第４図及び第５図は
それぞれ従来のROM装置の要部を示す断面図である。 （1a）〜（1d）……MOSトランジスタ （3a）〜（3d）……電極配線、（5A）……信号線 （7a）〜（7d）……交差点 （12）……集束イオンビーム （13）……高抵抗領域 尚、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 39/00 ＺＡＡ Ｚ 9276−4Ｍ 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０４ Ｚ
Claims (4)
- 【請求項１】互いに重ね配置された第１の電極及び第２
の電極の交差点の電気的接続の有無を記憶データとする
ROM装置において、前記第１及び第２の電極のうち少な
くとも一方をセラミックス系高温超伝導体で構成すると
共に、前記第１及び第２の電極を前記交差点で形状的に
接続し、前記交差点の前記セラミックス系高温超伝導体
に選択的に高抵抗領域を設けたことを特徴とするROM装
置。 - 【請求項２】第１の電極はMOSトランジスタの電極配線
であり、第２の電極は信号線であり、前記信号線がセラ
ミックス系高温超伝導体で構成されたことを特徴とする
特許請求の範囲第１項記載のROM装置。 - 【請求項３】互いに重ね配置された第１の電極及び第２
の電極の交差点を選択的に電気的接続させて記憶データ
とするROM装置の形成方法において、前記第１及び第２
の電極のうち少なくとも一方をセラミックス系高温超伝
導体で構成すると共に、前記第１及び第２の電極を前記
交差点で予め形状的に接続し、その後、前記交差点に集
束イオンビームを照射することにより選択的に高抵抗領
域を形成することを特徴とするROM装置の形成方法。 - 【請求項４】第１の電極はMOSトランジスタの電極配線
であり、第２の電極は信号線であり、前記信号線がセラ
ミックス系高温超伝導体で構成されたことを特徴とする
特許請求の範囲第３項記載のROM装置の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704987A JPH0691223B2 (ja) | 1987-07-06 | 1987-07-06 | Ｒｏｍ装置及びその形成方法 |
| US07/215,802 US4990489A (en) | 1987-07-06 | 1988-07-06 | Read only memory device including a superconductive electrode |
| US07/642,246 US5130273A (en) | 1987-07-06 | 1991-01-07 | Method for manufacturing a read only memory device using a focused ion beam to alter superconductivity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704987A JPH0691223B2 (ja) | 1987-07-06 | 1987-07-06 | Ｒｏｍ装置及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413297A JPS6413297A (en) | 1989-01-18 |
| JPH0691223B2 true JPH0691223B2 (ja) | 1994-11-14 |
Family
ID=15842446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16704987A Expired - Fee Related JPH0691223B2 (ja) | 1987-07-06 | 1987-07-06 | Ｒｏｍ装置及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4990489A (ja) |
| JP (1) | JPH0691223B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576363B1 (en) * | 1992-06-24 | 1998-01-07 | Sumitomo Electric Industries, Ltd. | Method of manufacturing a superconducting device having a superconducting channel formed of oxide superconductor material |
| WO1994027329A1 (en) * | 1993-05-14 | 1994-11-24 | The University Of British Columbia | Fabrication of oxide superconductor devices by impurity ion implantation |
| US5518972A (en) * | 1993-12-21 | 1996-05-21 | Finch International Limited | Ceramic materials and methods of making the same comprising yttrium, barium, silver, and either selenium or sulfur |
| US6465739B1 (en) | 1993-12-21 | 2002-10-15 | Finch International Limited | Very high temperature and atmospheric pressure superconducting compositions and methods of making and using same |
| US5532173A (en) * | 1994-07-14 | 1996-07-02 | The United States Of America As Represented By The Secretary Of The Air Force | FET optical receiver using backside illumination, indium materials species |
| JPH08186301A (ja) * | 1994-12-27 | 1996-07-16 | Chodendo Sensor Kenkyusho:Kk | ダンピング抵抗付きｓｑｕｉｄ |
| US5943488A (en) * | 1996-06-26 | 1999-08-24 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
| US5926035A (en) * | 1996-06-26 | 1999-07-20 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
| JP3879738B2 (ja) * | 2002-04-03 | 2007-02-14 | ソニー株式会社 | 集積回路装置、集積回路装置の構成方法、および、集積回路装置の製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1452741A (fr) * | 1965-07-29 | 1966-04-15 | Bull General Electric | Dispositif d'emmagasinage de données à supraconducteurs |
| DE1564679A1 (de) * | 1966-07-29 | 1970-02-12 | Siemens Ag | Supraleitendes Schaltelement |
| US3629863A (en) * | 1968-11-04 | 1971-12-21 | Energy Conversion Devices Inc | Film deposited circuits and devices therefor |
| FR2028649A5 (ja) * | 1969-01-09 | 1970-10-09 | Cit Alcatel | |
| DE1921700C3 (de) * | 1969-04-28 | 1974-07-04 | Messerschmitt-Boelkow-Blohm Gmbh, 8000 Muenchen | Einrichtung zur elektronischen Speicherung großer Datenmengen |
| US4238839A (en) * | 1979-04-19 | 1980-12-09 | National Semiconductor Corporation | Laser programmable read only memory |
| CH643967A5 (de) * | 1979-05-29 | 1984-06-29 | Ibm | Supraleitfaehige schalt- und speichervorrichtung. |
| JPS56157056A (en) * | 1980-05-09 | 1981-12-04 | Fujitsu Ltd | Manufacture of read-only memory |
| US4360898A (en) * | 1980-06-30 | 1982-11-23 | International Business Machines Corporation | Programmable logic array system incorporating Josephson devices |
| JPS58158009A (ja) * | 1982-03-13 | 1983-09-20 | Tdk Corp | 磁気ヘツドおよびその製造方法 |
| JPS58158099A (ja) * | 1982-03-15 | 1983-09-20 | Nippon Telegr & Teleph Corp <Ntt> | プログラム可能な読出し専用記憶素子 |
| US4633439A (en) * | 1982-07-21 | 1986-12-30 | Hitachi, Ltd. | Superconducting read-only memories or programable logic arrays having the same |
| JPS60211698A (ja) * | 1984-04-04 | 1985-10-24 | Matsushita Electric Ind Co Ltd | 読出し専用記憶装置 |
| US4672254A (en) * | 1985-10-11 | 1987-06-09 | Massachusetts Institute Of Technology | Surface acoustic wave devices and method of manufacture thereof |
-
1987
- 1987-07-06 JP JP16704987A patent/JPH0691223B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-06 US US07/215,802 patent/US4990489A/en not_active Expired - Lifetime
-
1991
- 1991-01-07 US US07/642,246 patent/US5130273A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413297A (en) | 1989-01-18 |
| US4990489A (en) | 1991-02-05 |
| US5130273A (en) | 1992-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3641516A (en) | Write once read only store semiconductor memory | |
| US4032949A (en) | Integrated circuit fusing technique | |
| US4782465A (en) | Semiconductor integrated circuit device with memory cells connected to a divided sub-word line | |
| KR890008992A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US4631705A (en) | Semiconductor integrated circuit memory device | |
| JPH0691223B2 (ja) | Ｒｏｍ装置及びその形成方法 | |
| US4584669A (en) | Memory cell with latent image capabilities | |
| US5471079A (en) | Semiconductor memory device and manufacturing method thereof | |
| JPS5947464B2 (ja) | 半導体装置 | |
| US6594172B2 (en) | Method of selectively forming local interconnects using design rules | |
| JPH05267621A (ja) | 半導体装置のコンタクト構造及びその製造方法 | |
| KR910001767A (ko) | 반도체 기억장치 | |
| JPH0786436A (ja) | スタティックｒａｍ | |
| JPS61222254A (ja) | 半導体記憶装置 | |
| JPS60100464A (ja) | 半導体装置 | |
| JP3132437B2 (ja) | 半導体記憶装置 | |
| JPH02163963A (ja) | メモリ装置 | |
| JPS60165752A (ja) | 半導体集積回路 | |
| JP2876658B2 (ja) | 半導体装置 | |
| JPS5966144A (ja) | 識別用ヒユ−ズ回路 | |
| JP3180367B2 (ja) | 半導体メモリ装置 | |
| JPH0727981B2 (ja) | 半導体装置 | |
| JPH0719778B2 (ja) | 半導体集積回路装置 | |
| JPS5821861A (ja) | 半導体記憶装置 | |
| JPS61107741A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |