JPH0695522B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0695522B2 JPH0695522B2 JP62190095A JP19009587A JPH0695522B2 JP H0695522 B2 JPH0695522 B2 JP H0695522B2 JP 62190095 A JP62190095 A JP 62190095A JP 19009587 A JP19009587 A JP 19009587A JP H0695522 B2 JPH0695522 B2 JP H0695522B2
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- JP
- Japan
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- type
- epitaxial layer
- layer
- semiconductor device
- transistor
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にバイポーラ素子を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
従来、バイポーラ素子を有する半導体装置においては、
NPNトランジスタとともにPNPトランジスタが多く用いら
れている。PNPトランジスタの中でも、三重拡散型PNPト
ランジスタ（以下Ｔ−PNPという）は、電流増幅率
（以下hFEという）が高い，hFEのコレクタ電流に対す
る伸び（以下Icmaxという）が大きい，遮断周波数
（以下fTという）が高い等の優れた特性を有し、NPNト
ランジスタとの相補性が極めて良いため特に注目をあび
ている。
NPNトランジスタとともにPNPトランジスタが多く用いら
れている。PNPトランジスタの中でも、三重拡散型PNPト
ランジスタ（以下Ｔ−PNPという）は、電流増幅率
（以下hFEという）が高い，hFEのコレクタ電流に対す
る伸び（以下Icmaxという）が大きい，遮断周波数
（以下fTという）が高い等の優れた特性を有し、NPNト
ランジスタとの相補性が極めて良いため特に注目をあび
ている。
例えば、第２図はNPNトランジスタとＴ−PNPトランジス
タを１つの半導体基板に形成した構成を示している。図
示のように、P-型半導体基板１にＮ型第１埋込層2,N+型
第２埋込層３を形成し、更にP+型第３埋込層４を形成し
た後にＮ型エピタキシャル層５を形成している。
タを１つの半導体基板に形成した構成を示している。図
示のように、P-型半導体基板１にＮ型第１埋込層2,N+型
第２埋込層３を形成し、更にP+型第３埋込層４を形成し
た後にＮ型エピタキシャル層５を形成している。
そして、Ｔ−PNPトランジスタ部では、Ｐ型コレクタ領
域６を形成し、かつP+型コレクタウォール領域7a,P+型
分離領域7bを形成した上で、Ｎ型ベース領域８及びP+型
エミッタ領域10を形成している。
域６を形成し、かつP+型コレクタウォール領域7a,P+型
分離領域7bを形成した上で、Ｎ型ベース領域８及びP+型
エミッタ領域10を形成している。
また、NPNトランジスタ部では、Ｐ型ベース領域９を形
成し、更にN+型エミッタ領域11aとN+コレクタコンタク
ト領域11bを形成している。
成し、更にN+型エミッタ領域11aとN+コレクタコンタク
ト領域11bを形成している。
最近では、このＴ−PNPトランジスタをパワー集積回
路，電源用集積回路等の出力段に適用することが多く、
低飽和のＴ−PNPトランジスタの開発が進められてい
る。Ｔ−PNPトランジスタにおいては低飽和を実現する
ために、埋込層の高濃度化が必須となり、少なくとも表
面の濃度が1018cm-3以上の不純物濃度プロファイルを有
する埋込層を形成することが必要である。
路，電源用集積回路等の出力段に適用することが多く、
低飽和のＴ−PNPトランジスタの開発が進められてい
る。Ｔ−PNPトランジスタにおいては低飽和を実現する
ために、埋込層の高濃度化が必須となり、少なくとも表
面の濃度が1018cm-3以上の不純物濃度プロファイルを有
する埋込層を形成することが必要である。
このようにして形成されたＴ−PNPトランジスタは非常
に良好な特性を有し、その適用の範囲を増々広げてい
る。
に良好な特性を有し、その適用の範囲を増々広げてい
る。
ところが、電源用集積回路においては、最大定格電圧35
V以上の比較的に高耐圧の素子となるため、NPNトランジ
スタ,T−PNPトランジスタ共にエミッタ・コレクタ間耐
圧（以下BVCEDという）を40V以上に大きくする必要があ
る。また車載用パワー集積回路においては、同様にサー
ジ破壊対策のためエミッタ・ベースショート・コレクタ
間耐圧（以下BVCESという）を70V以上に大きくする必要
がある。これらの要求から、素子を形成するエピタキシ
ャル層（第２図ではエピタキシャル層５）の比抵抗を３
Ω・cm以上にする必要がある。
V以上の比較的に高耐圧の素子となるため、NPNトランジ
スタ,T−PNPトランジスタ共にエミッタ・コレクタ間耐
圧（以下BVCEDという）を40V以上に大きくする必要があ
る。また車載用パワー集積回路においては、同様にサー
ジ破壊対策のためエミッタ・ベースショート・コレクタ
間耐圧（以下BVCESという）を70V以上に大きくする必要
がある。これらの要求から、素子を形成するエピタキシ
ャル層（第２図ではエピタキシャル層５）の比抵抗を３
Ω・cm以上にする必要がある。
しかしながら、従来においては、低飽和Ｔ−PNPトラン
ジスタに用いられるP+型高濃度埋込層４の形成後にエピ
タキシャル層を成長しているため、比較的低濃度成長の
SiH4ソースによるエピタキシャル層を形成した場合で
も、このP+型埋込層から例えばボロンがオートドーピン
グされ易い。このため、第３図に第２図のAA線箇所の不
純物濃度プロファイルを示すように、エピタキシャル層
５における不純物が相殺されてその比抵抗が大きくな
り、また比抵抗のバラツキも大きくなり、歩留の大幅な
低下を引き起こしている。
ジスタに用いられるP+型高濃度埋込層４の形成後にエピ
タキシャル層を成長しているため、比較的低濃度成長の
SiH4ソースによるエピタキシャル層を形成した場合で
も、このP+型埋込層から例えばボロンがオートドーピン
グされ易い。このため、第３図に第２図のAA線箇所の不
純物濃度プロファイルを示すように、エピタキシャル層
５における不純物が相殺されてその比抵抗が大きくな
り、また比抵抗のバラツキも大きくなり、歩留の大幅な
低下を引き起こしている。
また、トランジスタの電気的な特性においては、特にNP
NトランジスタのhFEの低下，コレクタ直列抵抗（以下n
SCという）の増大，さらに同トランジスタの疑似飽和効
果によるIcmaxの低下等を引き起こした。
NトランジスタのhFEの低下，コレクタ直列抵抗（以下n
SCという）の増大，さらに同トランジスタの疑似飽和効
果によるIcmaxの低下等を引き起こした。
本発明は、比抵抗の増大を防止したエピタキシャル層を
成長可能な半導体装置の製造方法を提供することを目的
としている。
成長可能な半導体装置の製造方法を提供することを目的
としている。
本発明の半導体装置の製造方法は、半導体基板に一導電
型の埋込層を形成する工程と、半導体基板上に２Ωcmよ
り小さい比抵抗で３〜５μｍの厚さの逆導電型の第１エ
ピタキシャル層を形成する工程と、この上に３Ωcm以上
の比抵抗の逆導電型の第２エピタキシャル層を形成する
工程とを含む、第２エピタキシャル層における埋込層の
影響を無くして第２エピタキシャル層の比抵抗の増大を
防止している。
型の埋込層を形成する工程と、半導体基板上に２Ωcmよ
り小さい比抵抗で３〜５μｍの厚さの逆導電型の第１エ
ピタキシャル層を形成する工程と、この上に３Ωcm以上
の比抵抗の逆導電型の第２エピタキシャル層を形成する
工程とを含む、第２エピタキシャル層における埋込層の
影響を無くして第２エピタキシャル層の比抵抗の増大を
防止している。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜第１図（ｃ）は本発明の一実施例を製造
工程順に示す構造断面図であり、ここではＴ−PNPトラ
ンジスタとNPNトランジスタを１つの半導体基板に一体
的に形成した第２図の構造を形成する例を示している。
工程順に示す構造断面図であり、ここではＴ−PNPトラ
ンジスタとNPNトランジスタを１つの半導体基板に一体
的に形成した第２図の構造を形成する例を示している。
先ず、第１図（ａ）に示すように不純物濃度が1014〜10
16cm-3のP-型基板１の表面よりＴ−PNPトランジスタ形
成部にＰ（リン）をイオン注入し、30〜100Ω／□のＮ
型第１埋込層２を形成する。次に、NPNトランジスタ部
にSb（アンチモン）またはAs（砒素）を拡散し、７〜30
Ω／□のN+型第２埋込層３を形成する。更に、Ｔ−PNP
トランジスタ部及び分離領域部にBCl3（塩化ボロン）を
拡散し、７〜20Ω／□のP+型第３埋込層４を形成する。
なお、第１埋込層２と第２埋込層３は順序を入れ換えて
も良い。
16cm-3のP-型基板１の表面よりＴ−PNPトランジスタ形
成部にＰ（リン）をイオン注入し、30〜100Ω／□のＮ
型第１埋込層２を形成する。次に、NPNトランジスタ部
にSb（アンチモン）またはAs（砒素）を拡散し、７〜30
Ω／□のN+型第２埋込層３を形成する。更に、Ｔ−PNP
トランジスタ部及び分離領域部にBCl3（塩化ボロン）を
拡散し、７〜20Ω／□のP+型第３埋込層４を形成する。
なお、第１埋込層２と第２埋込層３は順序を入れ換えて
も良い。
次に、第１図（ｂ）のように、1050℃程度のSiH4の熱分
解反応により、0.5〜2.0ΩcmのN-型第１エピタキシャル
層5Aを３〜５μ成長させる。
解反応により、0.5〜2.0ΩcmのN-型第１エピタキシャル
層5Aを３〜５μ成長させる。
次いで、第１図（ｃ）のようにBVCEO≧40Vが要求される
場合には、３Ωcm以上のN-型第２エピタキシャル層5B
を、同様に1050℃程度のSiH4の熱分解反応を用いて適切
な厚さにまで成長させる。
場合には、３Ωcm以上のN-型第２エピタキシャル層5B
を、同様に1050℃程度のSiH4の熱分解反応を用いて適切
な厚さにまで成長させる。
以後は上述した工程により、第２図と同様のＴ−PNPト
ランジスタ及びNPNトランジスタを形成するが、ここで
は省略する。
ランジスタ及びNPNトランジスタを形成するが、ここで
は省略する。
したがってこの方法によれば、第１エピタキシャル層5A
を形成した後に、所望の比抵抗で第２エピタキシャル層
5Bを形成しているため、この第２エピタキシャル層5Bの
成長時には、特に高濃度のP+型第３埋込層４は第１エピ
タキシャル層5Aによってマスクされることになり、この
P+型第３埋込層４からのＰ型不純物のオートドーピング
が防止できる。これにより、第３図に破線で示すような
濃度プロファイルとなり、Ｎ型のエピタキシャル層5Bに
おける比抵抗の増大やバラツキが防止でき、かつ歩留を
向上できる。また、トランジスタの電気的特性において
は、特にNPNトランジスタのhFEの低下，nSCの増大，さ
らに同トランジスタの疑似飽和効果によるIcmaxの低下
等を有効に防止できる。
を形成した後に、所望の比抵抗で第２エピタキシャル層
5Bを形成しているため、この第２エピタキシャル層5Bの
成長時には、特に高濃度のP+型第３埋込層４は第１エピ
タキシャル層5Aによってマスクされることになり、この
P+型第３埋込層４からのＰ型不純物のオートドーピング
が防止できる。これにより、第３図に破線で示すような
濃度プロファイルとなり、Ｎ型のエピタキシャル層5Bに
おける比抵抗の増大やバラツキが防止でき、かつ歩留を
向上できる。また、トランジスタの電気的特性において
は、特にNPNトランジスタのhFEの低下，nSCの増大，さ
らに同トランジスタの疑似飽和効果によるIcmaxの低下
等を有効に防止できる。
なお、本発明においては、第1,第２エピタキシャル層5
A,5Bを1170℃程度のSiCl4の還元反応により成長させて
も良いが、第３埋込層４の表面濃度が1018cm-3以上の場
合には、できるだけ低い成長濃度のSiH4の熱分解反応を
利用することが望ましい。また、この場合第１エピタキ
シャル層5AはSiH4の熱分解反応で成長させ、第２エピタ
キシャル層5BはSiCl4の還元反応で成長させても良い。
A,5Bを1170℃程度のSiCl4の還元反応により成長させて
も良いが、第３埋込層４の表面濃度が1018cm-3以上の場
合には、できるだけ低い成長濃度のSiH4の熱分解反応を
利用することが望ましい。また、この場合第１エピタキ
シャル層5AはSiH4の熱分解反応で成長させ、第２エピタ
キシャル層5BはSiCl4の還元反応で成長させても良い。
また、本発明は上記実施例に限られることなく、導電型
の極性を換えても同様の効果が得られることはいうまで
もない。
の極性を換えても同様の効果が得られることはいうまで
もない。
以上説明したように本発明は、半導体基板に一導電型の
埋込層を形成した後に、半導体基板上に２Ωcmより小さ
い比抵抗で３〜５μｍの厚さの逆導電型の第１エピタキ
シャル層を形成し、かつこの上に３Ωcm以上の比抵抗の
第２エピタキシャル層を形成しているので、エピタキシ
ャル層における高比抵抗化がなくなり、歩留を向上する
とともに、このエピタキシャル層に形成するNPNトラン
ジスタのhFEの低下，nSCの増大，さらにIcmaxの低下を
防止して電気特性の向上を達成する効果がある。
埋込層を形成した後に、半導体基板上に２Ωcmより小さ
い比抵抗で３〜５μｍの厚さの逆導電型の第１エピタキ
シャル層を形成し、かつこの上に３Ωcm以上の比抵抗の
第２エピタキシャル層を形成しているので、エピタキシ
ャル層における高比抵抗化がなくなり、歩留を向上する
とともに、このエピタキシャル層に形成するNPNトラン
ジスタのhFEの低下，nSCの増大，さらにIcmaxの低下を
防止して電気特性の向上を達成する効果がある。
第１図（ａ）〜第１図（ｃ）は本発明の一実施例を工程
順に示す断面図、第２図は従来の方法で形成された一体
型Ｔ−PNPトランジスタとNPNトランジスタの断面図、第
３図は第２図のＡ−Ａ断面の不純物濃度プロファイルで
ある。 １…P-型基板、２…Ｎ型第１埋込層、３…N+型第２埋込
層、４…P+型第３埋込層、５…Ｎ型エピタキシャル層、
5A…Ｎ型第１エピタキシャル層、5B…Ｎ型第２エピタキ
シャル層、６…Ｐ型コレクタ領域、7a…P+型コレクタウ
ォール領域、7b…P+型分離領域、８…Ｎ型ベース領域、
９…Ｐ型ベース領域、10…P+型エミッタ領域、11a…N+
型エミッタ領域、11b…N+コレクタコンタクト領域。
順に示す断面図、第２図は従来の方法で形成された一体
型Ｔ−PNPトランジスタとNPNトランジスタの断面図、第
３図は第２図のＡ−Ａ断面の不純物濃度プロファイルで
ある。 １…P-型基板、２…Ｎ型第１埋込層、３…N+型第２埋込
層、４…P+型第３埋込層、５…Ｎ型エピタキシャル層、
5A…Ｎ型第１エピタキシャル層、5B…Ｎ型第２エピタキ
シャル層、６…Ｐ型コレクタ領域、7a…P+型コレクタウ
ォール領域、7b…P+型分離領域、８…Ｎ型ベース領域、
９…Ｐ型ベース領域、10…P+型エミッタ領域、11a…N+
型エミッタ領域、11b…N+コレクタコンタクト領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】高耐圧の三重拡散型パイポーラトランジス
タを有する半導体装置の製造方法において、半導体基板
に一導電型の埋込層を形成する工程と、前記半導体基板
上に２Ωcmより小さい比抵抗で３〜５μｍの厚さの逆導
電型の第１エピタキシャル層を形成する工程と、この上
に３Ωcm以上の比抵抗の逆導電型の第２エピタキシャル
層を形成する工程とを含み、これら第１エピタキシャル
層及び第２エピタキシャル層に前記バイポーラトランジ
スタを形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190095A JPH0695522B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190095A JPH0695522B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436069A JPS6436069A (en) | 1989-02-07 |
| JPH0695522B2 true JPH0695522B2 (ja) | 1994-11-24 |
Family
ID=16252286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190095A Expired - Lifetime JPH0695522B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695522B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748988B2 (ja) * | 1991-03-13 | 1998-05-13 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| JP2002203956A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007180472A (ja) * | 2005-11-30 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698857A (en) * | 1980-01-10 | 1981-08-08 | Mitsubishi Electric Corp | Complex integrated circuit device |
| JPS55102263A (en) * | 1980-01-21 | 1980-08-05 | Nec Corp | Semiconductor integrated circuit |
-
1987
- 1987-07-31 JP JP62190095A patent/JPH0695522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436069A (en) | 1989-02-07 |
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