JPH0695643B2 - Ｃｍｉ符号化回路 - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、通常の２値化された１ビットのNRZ（ノン
・リターン・トゥ・ゼロ）符号等のデータ信号に基づい
て、伝送信号等に用いられる２ビットのブロックに符号
化されたCMI（コーデッド・マーク・インバージョン）
符号の信号を作成するのに好適なCMI符号化回路に関す
る。

〈従来の技術〉 CMI符号とは２値化された１ビットのデータ信号を２ビ
ットのブロックに符号化する1B2B符号の一種であり、例
えば、データ信号“0"の場合は“01"の２ビットのブロ
ックに符号化され、データ信号“1"の場合はこのデータ
信号“1"と直前のデータ信号“1"との間に発生するデー
タ信号“0"にかかわりなく直前のデータ信号“1"の場合
と交互に“00"または“11"のブロックに符号化された符
号をいう。

従来、CMI符号化回路としては、第７図に示すようなも
のがある。第７図において、101,102は夫々入力端子で
あり、上記入力端子101は上記NRZ符号のデータ信号の入
力端子であり、入力端子102は上記データ信号と同期し
たクロック信号の入力端子である。ラッチ回路103は入
力された上記データ信号Ｓ−１をラッチして、クロック
信号に基づいて信号Ｓ−２と信号Ｓ−３を出力する。デ
ータ信号“1"のレベル記憶回路105は上記ラッチ回路103
から出力される上記信号Ｓ−３とクロック信号に基づい
て、上記ラッチ回路103にデータ信号“1"が入力される
毎に、保持している内部レベル（“0"または“1"）を反
転して信号Ｓ−５を出力する。

上記入力端子102から入力されたクロック信号Ｓ−４を
データ信号“0"のゲート回路104に入力し、上記ラッチ
回路103が出力する信号Ｓ−２によりゲートを開くこと
により、データ信号が“0"のときだけクロック信号Ｓ−
４を信号Ｓ−６として出力する。また、上記データ信号
“1"のレベル記憶回路105の出力信号Ｓ−５をデータ信
号“1"のゲート回路106に入力し、上記ラッチ回路103が
出力する信号Ｓ−３によりゲートを開くことにより、デ
ータ信号が“1"のときだけ信号Ｓ−７を出力する。そし
て、合成回路107により上記ゲート回路104の出力信号Ｓ
−６と、上記ゲート回路106の出力信号Ｓ−７とを合成
してCMI符号信号Ｓ−８を生成し、出力端子108に出力す
る。

第８図は第７図のCMI符号化回路の具体的な回路図であ
り、また、第９図は第８図における各出力信号のタイミ
ングチャートである。第８図において、端子111は上記N
RZ符号のデータ信号の入力端子であり、端子112は上記
データ信号と同期したクロック信号の入力端子である。
フリップフロップ113で上記データ信号のラッチ回路103
を構成し、NOTゲート115,NORゲート116およびフリップ
フロップ117で上記データ信号“1"のレベル記憶回路105
を構成する。さらに、NORゲート114でデータ信号“0"の
ゲート回路104を、NORゲート118でデータ信号“1"のゲ
ート回路106を、EX−ORゲート119で合成回路107を夫々
構成する。120はCMI符号の出力端子である。ここで、第
９図の信号ａ〜信号ｈは上記第８図における各部の出力
信号を示している。

このように、データ信号“0"のゲート回路104でデータ
信号“0"をCMI符号化した信号ｆと、データ信号“1"の
ゲート回路106でデータ信号“1"をCMI符号化した信号ｇ
とを合成回路107で合成してCMI符号の信号ｈを出力する
のである。

〈発明が解決しようとする問題点〉 しかしながら、上記従来のCMI符号化回路においては、
上記データ信号“0"のゲート回路104とデータ信号“1"
のゲート回路106により、データ信号が“0"のときと
“1"のときと別々にCMI符号化し、最終段階でEX−ORゲ
ート119からなる合成回路107で、データ信号“0"をCMI
符号化した信号ｆとデータ信号“1"をCMI符号化した信
号ｇとを合成し、CMI符号化された信号ｈを出力してい
るので、上記信号ｆと信号ｇとが上記合成回路110に入
力されるまで通過してくるゲート数がそれぞれ異なり、
両信号間にゲート遅延の差が生じて、第９図における信
号ｈの矢印で示す位置にグリッチが発生するという問題
がある。

また、信号ｆと信号ｇとが通過してくるゲート数を等し
くしても、各ゲートの温度特性の違いや、高速化による
波形のひずみによりやはりグリッチが発生する。従来、
このグリッチを取り除くために２逓倍したクロックで波
形整形しているが、高速化すると上記波形がひずみグリ
ッチ幅が拡がるため、グリッチが入っているCMI符号
の、幅が拡がったグリッチと２逓倍クロックとのタイミ
ングが合った場合にビット誤りが生じるという欠点があ
る。

そこで、この発明の目的は、NRZ符号のデータ信号をCMI
符号に符号化する場合、回路内における各信号のゲート
遅延に影響されることがなく、CMI符号の出力信号にグ
リッチのような波形欠陥を発生することのない、高速の
データに対しても安定したCMI符号化回路を提供するこ
とにある。

〈問題点を解決するための手段〉 上記目的を達成するため、この発明のCMI符号化回路
は、２値化された１ビットのデータ信号を、２ビットの
ブロックに符号化するCMI符号化回路において、上記デ
ータ信号“1"を上記２ビットのブロックに符号化したと
きのレベルを保持するデータ“1"時のレベル記憶回路
と、上記データ“1"時のレベル記憶回路で保持している
直前のデータ信号“1"のときのレベルと、上記１ビット
のデータ信号を上記２ビットのブロックに符号化すると
きの各ブロックの後半ビットのレベルを判定して保持す
る後半ビットレベル判定回路と、上記データ“1"時のレ
ベル記憶回路で保持している上記直前のデータ信号“1"
のときのレベル信号と、上記後半ビットレベル判定回路
で判定して保持している１ビット前のデータ信号に対す
る２ビットのうちの後半ビットのレベル信号と、上記デ
ータ信号とに基づいて、出力レベルを反転するか否かを
判定して、反転する必要がある場合に反転信号を出力す
る判定回路と、上記判定回路からの反転信号に基づい
て、上記出力レベルを反転させるクロック信号を制御す
るゲート回路と、上記ゲート回路から出力される上記ク
ロック信号に基づいて、予め保持している直前に出力し
た信号のレベルを反転して出力する出力反転回路と、上
記後半ビットレベル判定回路から出力される上記２ビッ
トのブロックに符号化するときの後半ビットの判定レベ
ルと、上記出力反転回路から出力される２ビットのうち
の後半ビットのレベルとを比較して、上記判定レベルと
後半ビットのレベルとが異なる場合に信号を出力する比
較回路と、上記比較回路から上記判定レベルと後半ビッ
トのレベルとが異なることを表わす信号が出力されたと
き、上記出力反転回路から出力される信号の位相を逆転
させる位相制御回路とを備えたことを特徴としている。

〈作用〉 入力端子より２値化された１ビットのデータ信号が入力
されると、上記データ信号に基づいて、上記データ信号
“1"を２ビットのブロック（“00"または“11"）に符号
化したときのレベルがデータ“1"時のレベル記憶回路に
よって保持され、また、上記データ“1"時のレベル記憶
回路で保持されている直前のデータ信号“1"のときのレ
ベルと、上記データ信号とに基づいて、上記１ビットの
データ信号（“0",“1"）を上記２ビットのブロック
（“01",“00",“11"）に符号化するときの各ブロック
の後半ビットのレベル（“0"または“1"）が、後半ビッ
トレベル判定回路によって判定されてその結果が保持さ
れる。

次に、上記データ“1"時のレベル記憶回路で保持されて
いる上記直前のデータ信号“1"のときのレベル信号と、
上記後半ビットレベル判定回路で判定されて保持されて
いる１ビット前のデータ信号に対する２ビットのうちの
後半ビットのレベルと、上記データ信号とに基づいて、
出力レベルを反転するか否かが判定回路によって判定さ
れて、反転する必要がある場合に反転信号が出力され
る。さらに、上記判定回路から反転信号が出力される
と、ゲート回路によって出力レベルを反転させるクロッ
ク信号のゲートが開けられて上記クロック信号が出力さ
れる。

上記ゲート回路から上記クロック信号が出力された場合
は、出力反転回路によって予め保持されている信号のレ
ベル（“０または“1"）が反転されて出力され、ゲート
回路からクロック信号が出力されない場合は、上記出力
反転回路によってあらかじめ保持されている信号のレベ
ルがそのまま出力される。

上記後半ビットレベル判定回路によって判定された２ビ
ットのブロックに符号化するときの後半ビットの判定レ
ベルと、上記出力反転回路から出力される２ビットのう
ちの後半ビットのレベルとが比較回路によって比較され
て、上記判定レベルと後半ビットレベルとが異なる場合
には信号が出力される。そして、上記比較回路からの判
定レベルと後半ビットレベルとが異なる信号に基づい
て、位相制御回路によって上記出力反転回路から出力さ
れる信号の位相が逆転されて出力され、上記比較回路か
ら上記判定レベルと後半ビットレベルとが異なる信号が
出力されない場合は、上記出力反転回路から出力される
信号はそのまま出力される。

このように、直前の出力ビットレベルを反転あるいは非
反転することによってCMI符号化するので、複数の信号
を合成するために同期をとる必要がなく、回路内におけ
る各信号のゲート遅延に全く影響されずにCMI符号化す
ることができ、出力信号にグリッチが発生することがな
い。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

第１図はこの発明の構成を示すブロック図であり、1,3
は入力端子である。上記入力端子１はNRZ符号等のデー
タ信号の入力端子であり、入力端子３は上記データ信号
と同期したクロック信号の入力端子である。ラッチ・遅
延回路５は上記入力端子１より入力したデータ信号をラ
ッチし、データ信号とその反転信号とそれぞれの半クロ
ック分遅延した信号とを出力する。

データ“1"時のレベル記憶回路７は、入力されたデータ
信号に基づいてデータ信号をCMI符号化したときのレベ
ルを内部レベルとして保持するものである。その動作
は、データ信号“1"が入力された場合は、保持している
内部レベル（“0"または"1"）を反転する。ここで、内
部レベルとは回路内に保持している信号のレベルのこと
であり、入力された上記データ信号“1"をCMI符号化し
た際に、“00"または“11"のどちらのレベルで符号化し
たかを示すものである。上記内部レベルを参照すること
により、次に入力されるデータ信号“1"をCMI符号化す
る際に、“00"または“11"のどちらのレベルで符号化す
べきかを判定することができる。

後半ビットレベル判定回路９は上記ラッチ・遅延回路５
でラッチした入力データ信号と、上記データ“1"時のレ
ベル記憶回路７で保持している内部レベルすなわち直前
のデータ信号“1"をCMI符号化したレベルとに基づい
て、現在入力されたデータ信号をCMI符号化するとき
に、２ビットのブロックの後半ビットを“0"または“1"
のどちらのレベルにするかを判定して、そのレベルを保
持する。上記後半ビットレベルの判定は、具体的には第
３図の表に従って行われる。この表はデータ信号と上記
データ“1"時のレベル記憶回路７で保持されている直前
のデータ信号“1"をCMI符号化したときのレベル信号
と、上記２種の信号に基づいて判定された後半ビットレ
ベル信号とを同列に表示し、参考のためにCMI符号のブ
ロックも表示している。この表により、例えばデータ信
号“0"の場合は直前のデータ信号“1"のときの保持レベ
ルとは関係なく、CMI符号のブロックは“01"となり、そ
の後半ビットは“1"と判定される。同様に、データ信号
“1"の場合、直前のデータ信号“1"のときの保持レベル
が“0"であればCMI符号のブロックは“11"となるので、
その後半ビットは“1"と判定される。また直前のデータ
信号“1"のときの保持レベルが“1"であれば、CMI符号
のブロックは“00"となり、この後半ビットは“0"と判
定される。

判定回路10は上記ラッチ・遅延回路５から入力されるデ
ータ信号および遅延データ信号と、上記後半ビットレベ
ル判定回路９から入力される判定出力と、上記データ
“1"時のレベル記憶回路７から入力される内部レベル出
力とに基づいて、上記入力データ信号をCMI符号化する
際に、今出力しようとするビットのレベル（出力レベル
と言う）を直前のビットのレベルに対して反転して出力
しなければならないか否かを判定する。そして反転する
と判定したときのみゲート回路11を開き、上記出力レベ
ルを反転させるクロックパルスを出力反転回路13へ出力
する。

上記出力反転回路13は、上記ゲート回路11から入力され
るクロックパルスにより保持している内部レベルを反転
する。この出力反転回路13の内部レベルは、初期リセッ
トされている場合は入力データ信号を正常にCMI符号化
した信号を得ることができるが、上記出力反転回路13の
内部レベルの初期値によっては、今出力しようとするビ
ットの出力レベルが正しいレベルに対して位相が逆にな
ってしまう場合がある。このような誤動作を防止するた
めに、比較回路14で上記後半ビットレベル判定回路９か
ら入力される判定レベルと、上記出力反転回路13から入
力される出力反転回路13の内部レベル出力のCM符号化し
た２ビットのブロックの後半ビットのレベルとを比較
し、上記判定レベルと後半ビットのレベルとが異なる場
合は上記両レベルが異なることを表わす信号を位相制御
回路15に出力する。そして、上記位相制御回路15によ
り、出力反転回路13から入力される出力反転回路13の内
部レベル出力の位相を逆転させ、また、上記両レベルが
等しい場合はそのままの位相で出力端子17にCMI符号の
信号として出力する。

次に上記判定回路10の動作について第4,5図を参照しな
がら述べる。第４図は１ビット前のデータ信号に対する
CMI符号のブロックの後半ビットのレベルに基づいて、
今CMI符号化しようとするデータ信号に対する前半ビッ
トを判定するための表であり、第５図は同様に後半ビッ
トを判定するための表である。また、この表はデータ信
号と、データ“1"時のレベル記憶回路７で保持されてい
る直前のデータ信号“1"をCMI符号化したときのレベル
信号と、後半ビットレベル判定回路９で保持されている
１ビット前のデータ信号に対する後半ビットのレベル信
号と、上記３種の信号に基づいて判定された上記ゲート
回路11の開または閉の判定結果とを同列に表示してい
る。

まず、データ信号が“0"の場合のCMI符号のブロックの
前半ビットのレベル判定手順について述べる。今例えば
第４図１行目に示すようにデータ信号“0"が入力された
場合は、このデータ信号“0"をCMI符号化すると、“01"
となる。このとき後半ビットレベル判定回路９に保持さ
れている内部レベルは、今入力されたデータ信号の１ビ
ット前のデータ信号を、CMI符号化したときの２ビット
のブロックの後半ビットのレベルが保持されており、上
記内部レベルが“0"であるとすると、現在入力されたデ
ータ信号“0"に対するCMI符号のブロック“01"前半ビッ
トは上記１ビット前のデータ信号に対する後半ビットと
同じ“0"であるため、CMI符号の出力信号を出力するに
際し、上記出力反転回路13に保持されている１ビット前
のデータ信号のCMI符号における後半ビットの信号レベ
ル“0"を反転する必要がない。そこで、この場合はゲー
ト回路11を閉じクロックパルスを出力しないようにす
る。また、第４図２行目に示すように、上記後半ビット
のレベルが“1"すなわち１ビット前のデータ信号に対す
るCMI符号のブロックの後半ビットが“1"であるとする
と、今入力されたデータ信号“0"に対するCMI符号のブ
ロック“01"の前半ビットは“0"であるため、CMI符号の
出力を出力するに際し、出力反転回路13に保持されてい
る１ビット前のデータ信号における後半ビットのレベル
“1"を“0"に反転する必要がある。そこで、この場合は
上記ゲート回路11を開きクロックパルスを出力反転回路
13に出力し、出力反転回路13で保持しているCMI符号化
の出力信号のレベルを反転させて、CMI符号のブロック
の前半ビットを出力させる。このように、データ信号
が、“0"の場合には直前のデータ信号“1"のときの保持
レベルには関係なくCMI符号のブロックの前半ビットを
判定する。

次に、データ信号が“1"の場合のCMI符号のブロックの
前半ビットのレベル判定手順について述べる。データ信
号“1"が入力された場合は、直前のデータ信号“1"をCM
I符号化したときのレベルすなわちデータ“1"時のレベ
ル記憶回路７で保持している内部レベルにより、現在入
力されたデータ信号“1"を“00"または“11"のどちらの
レベルで符号化するかを判定し、この判定結果に対し
て、データ信号“0"のときと同様にして、出力反転回路
13で保持している内部レベルである１ビット前のデータ
信号におけるCMI符号のブロックの後半ビットレベルに
対して反転するかしないかを第４図の表に示すように判
定してゲート回路11を制御する。

次に、データ信号が“0"の場合のCMI符号のブロックの
後半ビットのレベル判定手順について述べる。データ信
号“0"をCMI符号化する場合CMI符号“01"の後半ビット
のレベル“1"は前半ビットのレベル“0"に対して反転す
る必要があるので、第５図１行目のようにゲート回路11
を開きクロックパルスを上記出力反転回路13に出力し
て、上述のようにしてすでに出力し出力反転回路13に保
持されている前半ビットのレベルを反転してCMI符号の
ブロックの後半ビットを出力する。

次に、データ信号“1"の場合のCMI符号のブロックの後
半ビットのレベル判定手順について述べる。データ信号
“1"をCMI符号化する場合、CMI符号の後半ビットのレベ
ルは前半ビットのレベルと同じレベルであるので、第５
図２行目のようにゲート回路11を閉じて出力反転回路13
に保持されている内部レベルをそのまま出力する。

以上のように反転回路10は、CMI符号のブロックの出力
しようとしている前半または後半ビットを、出力反転回
路13に保持されている１ビット前のCMI符号のブロック
の後半ビットあるいは同一ブロック内の前半ビットと比
較し、それぞれ反転が必要な場合のみゲート回路11を開
いてクロックパルスを出力反転回路13に出力するように
動作する。

第２図は第１図に示したブロック図の一実施例の回路を
示し、21はNRZ符号等のデータ信号入力端子であり、23
は上記データ信号と同期したクロック信号の入力端子で
ある。フリップフロップ25、26でデータ信号の上記ラッ
チ・遅延回路５を形成する。NOTゲート29、NANDゲート3
0,31およびフリップフロップ34,35で上記後半ビットレ
ベル判定回路９を形成し、ANDゲート37およびフリップ
フロップ32,39で上記データ“1"時のレベル記憶回路７
を形成する。また、EX−ORゲート41は上記判定回路10の
一部を形成し、ANDゲート44,45,46は判定回路10兼クロ
ックパルスの上記ゲート回路11を形成する。フリップフ
ロップ48,49,50およびパリティチェック回路51で出力反
転回路13を形成し、フリップフロップ53,54,55およびEX
−ORゲート56で各CMI符号のブロックの後半ビットを比
較判定する上記比較回路14を形成する。EX−ORゲート57
は上記位相制御回路15であり、また、EX−ORゲート58,5
9は、上記クロック信号とその反転信号とにゲート遅延
の差が生じないように出力する回路であり、60はCMI符
号の出力端子である。

ここで、上記パリティチェック回路51は、入力Ａ、Ｂ、
Ｃのうちレベル“1"である信号が偶数個（０または２）
であればレベル“1"を、また奇数個（１または３）であ
ればレベル“0"を出力端子ΣEVENから出力する。すなわ
ち、入力端子Ａ、Ｂ、Ｃのうちどれか１つの入力レベル
が反転したときに、出力端子ΣEVENからの出力レベルを
反転する回路である。

この実施例における第２図に示す回路はこれに限るもの
ではなく、第１図に示したブロック図の作用を実現する
ような回路であればどのような回路を用いてもよい。

第６図は、第２図においてＡ〜Ｍで示した各部の信号を
表示した図である。図中データ信号ＡをCMI符号化した
信号が求める出力信号Ｍである。また、出力信号Ｍの下
にCMI符号化前の信号Ａを並列して示した。

換言すれば、この発明は、データ信号Ａを連続した２ビ
ットのブロック列であるCMI符号信号Ｍに符号化するに
際し、上記データ信号Ａと直前のデータ信号“1"におけ
るCMI符号レベル信号Ｅと１ビット前のデータ信号にお
けるCMI符号の後半ビットレベル信号Ｇとに基づいて、
今出力しようとしているCMI符号のブロックの１ビット
のレベルは、直前に出力した１ビットのレベルを反転し
て出力すべきか否かを順次１ビットずつ判定して出力す
る。したがって２種の信号を合成するために同期をとる
必要がなく、グリッチが発生しない。

〈発明の効果〉 以上より明らかなように、この発明のCMI符号化回路
は、１ビット前のデータ信号に対する２ビットのブロッ
クの後半ビットのレベルを判定・保持し、この１ビット
前のデータ信号に対する後半ビットのレベル信号と、直
前のデータ信号“1"のときのレベル信号と、２値化され
た１ビットのデータ信号とに基づいて、判定回路によっ
て次に出力すべき出力レベルを反転するか否かを判定し
て、この判定結果により出力反転回路によってあらかじ
め保持している直前に出力した信号のレベルを、反転あ
るいは非反転して出力するようにしたので、CMI信号を
作成するために２種以上の信号を同期をとって合成する
必要がなく、回路内の各信号のゲート遅延には関係なく
グリッチが発生するのを確実に防ぐことができる。した
がって、温度変化によるゲート遅延量の変化の激しい場
所での伝送装置内に使用することができ、従来の素子の
ままで容易に高速化することができる。

【図面の簡単な説明】

第１図はこの発明のCMI符号化回路の一実施例を示すブ
ロック図、第２図は上記実施例の回路図、第３図は後半
ビットレベル判定回路の動作を示す図、第４図は判定回
路の後半ビットから前半ビットを判定する動作を示す
図、第５図は判定回路の前半ビットから後半ビットを判
定する動作を示す図、第６図は第２図の回路図における
各部の信号のタイミングチャート、第７図は従来のCMI
符号化回路のブロック図、第８図は上記従来例の回路
図、第９図は第８図の回路図における各部の信号のタイ
ミングチャートである。 １……データ信号入力端子、 ７……データ“1"時のレベル記憶回路、 ９……後半ビットレベル判定回路、10……判定回路、 13……出力反転回路、14……比較回路、 15……位相制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】２値化された１ビットのデータ信号を、２
   ビットのブロックに符号化するCMI符号化回路におい
   て、 上記データ信号“1"を上記２ビットのブロックに符号化
   したときのレベルを保持するデータ“1"時のレベル記憶
   回路と、 上記データ“1"時のレベル記憶回路で保持している直前
   のデータ信号“1"のときのレベルと、上記１ビットのデ
   ータ信号を上記２ビットのブロックに符号化するときの
   各ブロックの後半ビットのレベルを判定して保持する後
   半ビットレベル判定回路と、 上記データ“1"時のレベル記憶回路で保持している上記
   直前のデータ信号“1"のときのレベル信号と、上記後半
   ビットレベル判定回路で判定して保持している１ビット
   前のデータ信号に対する２ビットのうちの後半ビットの
   レベル信号と、上記データ信号とに基づいて、出力レベ
   ルを反転するか否かを判定して、反転する必要がある場
   合に反転信号を出力する判定回路と、 上記判定回路からの反転信号に基づいて、上記出力レベ
   ルを反転させるクロック信号を制御するゲート回路と、 上記ゲート回路から出力される上記クロック信号に基づ
   いて、予め保持している直前に出力した信号のレベルを
   反転して出力する出力反転回路と、 上記後半ビットレベル判定回路から出力される上記２ビ
   ットのブロックに符号化するときの後半ビットの判定レ
   ベルと、上記出力反転回路から出力される２ビットのう
   ちの後半ビットのレベルとを比較して、上記判定レベル
   と後半ビットのレベルとが異なる場合に信号を出力する
   比較回路と、 上記比較回路から上記判定レベルと後半ビットのレベル
   とが異なることを表わす信号が出力されたとき、上記出
   力反転回路から出力される信号の位相を逆転させる位相
   制御回路とを備えたことを特徴とするCMI符号化回路。