JPH0696215A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0696215A JPH0696215A JP4246461A JP24646192A JPH0696215A JP H0696215 A JPH0696215 A JP H0696215A JP 4246461 A JP4246461 A JP 4246461A JP 24646192 A JP24646192 A JP 24646192A JP H0696215 A JPH0696215 A JP H0696215A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pixel
- data
- output
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 abstract description 6
- 238000000605 extraction Methods 0.000 abstract description 6
- 238000003384 imaging method Methods 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】
【目的】 被写体の撮像から特徴抽出等に必要なフレー
ム画像間での差分演算処理までを高速に行い、且つ小形
の画像処理装置を提供する。 【構成】 撮像のためのフォトダイオード群を有する受
光領域と、これらのフォトダイオードに発生した各ピク
セル信号に相当するデータを記憶する記憶ビット群を備
える記憶部とを備え、フォトダイオード群と記憶部の記
憶ビットの走査を同一のスキャニング信号によって走査
し、フォトダイオード群及び記憶ビットの走査を行うだ
けで、ピクセル配列に対応した差分データがＥＸＯＲゲ
ートから出力される構成とした。
ム画像間での差分演算処理までを高速に行い、且つ小形
の画像処理装置を提供する。 【構成】 撮像のためのフォトダイオード群を有する受
光領域と、これらのフォトダイオードに発生した各ピク
セル信号に相当するデータを記憶する記憶ビット群を備
える記憶部とを備え、フォトダイオード群と記憶部の記
憶ビットの走査を同一のスキャニング信号によって走査
し、フォトダイオード群及び記憶ビットの走査を行うだ
けで、ピクセル配列に対応した差分データがＥＸＯＲゲ
ートから出力される構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、被写体を光学的に撮像
して該被写体の特徴抽出等を行う画像処理装置に関す
る。
して該被写体の特徴抽出等を行う画像処理装置に関す
る。
【０００２】
【従来の技術】近年、光学的情報処理技術の開発が盛ん
である。例えば、ファクトリオートメーションにおい
て、製造ラインのベルトコンベアで搬送されてくる組立
用部品や製品を固体撮像デバイスで動画撮像し、１フレ
ーム周期前の撮像によって得られた１フレーム画分の第
１の画像データと現在時点で得られた１フレーム画分の
第２の画像データとを比較し、これらの画像データが一
致しないときは、部品や製品がベルトコンベアで所定の
位置まで搬送されてきたと判断したり、第１と第２の画
像データとの相違部分を部品や製品の特徴として抽出し
て、これら部品等の種類を判定する等に適用されること
によって、製造工程の合理化を図ることが知られてい
る。又、ファクシミリやコンピュータシステムのＯＣＲ
等の画像読取装置において、文字認識や情報圧縮を行っ
たり、読取り誤りを低減する等に適用されている。更
に、搬送されてきた紙幣を固体撮像デバイスで動画撮像
し、過去と現在の２つの１フレーム画分の画像データを
比較することによって、紙幣の特徴抽出及び判定を行
い、真の紙幣のみを自動計数する紙幣読取り装置等に適
用されている。これらは一例であり、光学的情報処理技
術の利点を生かして益々発展する傾向にある。
である。例えば、ファクトリオートメーションにおい
て、製造ラインのベルトコンベアで搬送されてくる組立
用部品や製品を固体撮像デバイスで動画撮像し、１フレ
ーム周期前の撮像によって得られた１フレーム画分の第
１の画像データと現在時点で得られた１フレーム画分の
第２の画像データとを比較し、これらの画像データが一
致しないときは、部品や製品がベルトコンベアで所定の
位置まで搬送されてきたと判断したり、第１と第２の画
像データとの相違部分を部品や製品の特徴として抽出し
て、これら部品等の種類を判定する等に適用されること
によって、製造工程の合理化を図ることが知られてい
る。又、ファクシミリやコンピュータシステムのＯＣＲ
等の画像読取装置において、文字認識や情報圧縮を行っ
たり、読取り誤りを低減する等に適用されている。更
に、搬送されてきた紙幣を固体撮像デバイスで動画撮像
し、過去と現在の２つの１フレーム画分の画像データを
比較することによって、紙幣の特徴抽出及び判定を行
い、真の紙幣のみを自動計数する紙幣読取り装置等に適
用されている。これらは一例であり、光学的情報処理技
術の利点を生かして益々発展する傾向にある。
【０００３】このような光学的情報処理技術を適用した
従来の一般的な回路の構成を図６に基いて述べれば、例
えば、ＭＯＳ型の２次元固体撮像デバイスの受光領域１
にマトリックス状に配列・形成されたフォトダイオード
群から成るピクセル群が被写体を撮像すると共に、これ
らのピクセル群を水平走査する水平シフトレジスタ１ｘ
と垂直走査する垂直走査レジスタ１ｙとによる点順次走
査読出しによって、各々のピクセルのピクセル信号を時
系列に読み出し、更に、読み出されたピクセル信号をＡ
／Ｄ変換器２がデジタルのピクセルデータに変換し、ラ
ンダムアクセスメモリ（ＲＡＭ）３がマイクロプロセッ
サ（ＭＰＵ）４でアドレス指定された記憶領域に順番に
記憶する。ここで、水平シフトレジスタ１ｘと垂直走査
レジスタ１ｙの動作タイミング及びＭＰＵ４のアドレッ
シングのタイミングは、タイミングジェネレータ５が出
力する基準クロック信号に同期しているので、ＲＡＭ３
に記憶されるピクセルデータは受光領域１のピクセル配
列と一対一の関係で対応するようになっている。そし
て、最初の１フレーム画に相当するＮ個のピクセルデー
タをＲＡＭ３のアドレス＃０〜＃Ｎ−１の記憶領域（図
中Ａで示す領域）に記憶し、次の１フレーム画に相当す
るＮ個のピクセルデータをＲＡＭ３のアドレス＃Ｎ〜＃
２Ｎ−１の記憶領域（図中Ｂで示す領域）に記憶させる
ことによって、互いに１フレーム周期ずれた２フレーム
画分のピクセルデータを記憶するようになっている。次
に、ＭＰＵ４が、ＲＡＭ３の各々の記憶領域Ａ，Ｂから
配列を崩すことなくピクセルデータを読出して、相互に
対応関係にあるピクセルデータの差分を求めることによ
り、ピクセル配列に対応した差分データ群を求め、これ
らの差分データ群に基いて被写体の特徴抽出や認識を行
ったり、被写体の存在を判定する等の信号処理を行うよ
うになっている。
従来の一般的な回路の構成を図６に基いて述べれば、例
えば、ＭＯＳ型の２次元固体撮像デバイスの受光領域１
にマトリックス状に配列・形成されたフォトダイオード
群から成るピクセル群が被写体を撮像すると共に、これ
らのピクセル群を水平走査する水平シフトレジスタ１ｘ
と垂直走査する垂直走査レジスタ１ｙとによる点順次走
査読出しによって、各々のピクセルのピクセル信号を時
系列に読み出し、更に、読み出されたピクセル信号をＡ
／Ｄ変換器２がデジタルのピクセルデータに変換し、ラ
ンダムアクセスメモリ（ＲＡＭ）３がマイクロプロセッ
サ（ＭＰＵ）４でアドレス指定された記憶領域に順番に
記憶する。ここで、水平シフトレジスタ１ｘと垂直走査
レジスタ１ｙの動作タイミング及びＭＰＵ４のアドレッ
シングのタイミングは、タイミングジェネレータ５が出
力する基準クロック信号に同期しているので、ＲＡＭ３
に記憶されるピクセルデータは受光領域１のピクセル配
列と一対一の関係で対応するようになっている。そし
て、最初の１フレーム画に相当するＮ個のピクセルデー
タをＲＡＭ３のアドレス＃０〜＃Ｎ−１の記憶領域（図
中Ａで示す領域）に記憶し、次の１フレーム画に相当す
るＮ個のピクセルデータをＲＡＭ３のアドレス＃Ｎ〜＃
２Ｎ−１の記憶領域（図中Ｂで示す領域）に記憶させる
ことによって、互いに１フレーム周期ずれた２フレーム
画分のピクセルデータを記憶するようになっている。次
に、ＭＰＵ４が、ＲＡＭ３の各々の記憶領域Ａ，Ｂから
配列を崩すことなくピクセルデータを読出して、相互に
対応関係にあるピクセルデータの差分を求めることによ
り、ピクセル配列に対応した差分データ群を求め、これ
らの差分データ群に基いて被写体の特徴抽出や認識を行
ったり、被写体の存在を判定する等の信号処理を行うよ
うになっている。
【０００４】
【発明が解決しようとする課題】しかし、図６に示すよ
うな従来構成の画像処理装置にあっては、次のような問
題点があった。即ち、上述のような特徴抽出等を行うた
めの差分演算をＭＰＵ４のプログラム処理によって実現
しているので、コンピュータプログラムの負担が大き
く、且つ処理速度が遅くなる問題があった。更に、この
ようなプログラム処理に負うところが大きいので、上記
２フレーム画相当のピクセルデータ群を一旦ＲＡＭ３に
記憶した後でなければ、上記特徴抽出や認識のための信
号処理を開始することができず、この点でも処理速度が
遅くなる問題があった。又、一旦ＲＡＭ３に記憶された
ピクセルデータを、ＭＰＵ４のプログラム制御に基くア
ドレス指定によって読み出すので、記憶領域ＡとＢの夫
々のピクセルデータを同時に読み出すことができない。
即ち、記憶領域Ａのアドレス＃０のピクセルデータを読
み出した後、記憶領域Ｂのアドスレス＃Ｎのピクセルデ
ータを読み出して差分演算を行い、次に、記憶領域Ａの
アドレス＃１のピクセルデータを読み出した後、記憶領
域Ｂのアドスレス＃Ｎ＋１のピクセルデータを読み出し
て差分演算を行い、以降同様にして、記憶領域ＡとＢの
ピクセルデータの読み出しを交互に行って、全てのピク
セルデータについての差分を求めるようにしなければな
らず、信号処理の前提であるＲＡＭ３からのピクセルデ
ータの読み出しも信号処理の遅延を招来する要因となっ
ていた。
うな従来構成の画像処理装置にあっては、次のような問
題点があった。即ち、上述のような特徴抽出等を行うた
めの差分演算をＭＰＵ４のプログラム処理によって実現
しているので、コンピュータプログラムの負担が大き
く、且つ処理速度が遅くなる問題があった。更に、この
ようなプログラム処理に負うところが大きいので、上記
２フレーム画相当のピクセルデータ群を一旦ＲＡＭ３に
記憶した後でなければ、上記特徴抽出や認識のための信
号処理を開始することができず、この点でも処理速度が
遅くなる問題があった。又、一旦ＲＡＭ３に記憶された
ピクセルデータを、ＭＰＵ４のプログラム制御に基くア
ドレス指定によって読み出すので、記憶領域ＡとＢの夫
々のピクセルデータを同時に読み出すことができない。
即ち、記憶領域Ａのアドレス＃０のピクセルデータを読
み出した後、記憶領域Ｂのアドスレス＃Ｎのピクセルデ
ータを読み出して差分演算を行い、次に、記憶領域Ａの
アドレス＃１のピクセルデータを読み出した後、記憶領
域Ｂのアドスレス＃Ｎ＋１のピクセルデータを読み出し
て差分演算を行い、以降同様にして、記憶領域ＡとＢの
ピクセルデータの読み出しを交互に行って、全てのピク
セルデータについての差分を求めるようにしなければな
らず、信号処理の前提であるＲＡＭ３からのピクセルデ
ータの読み出しも信号処理の遅延を招来する要因となっ
ていた。
【０００５】更に、２フレーム画分のデータを記憶する
大容量のＲＡＭが必要となる等、装置の大型化を招来す
る問題もあった。
大容量のＲＡＭが必要となる等、装置の大型化を招来す
る問題もあった。
【０００６】本発明は、このような従来技術の解決すべ
き課題に鑑みて成されたものであり、被写体の撮像から
特徴抽出等に必要なフレーム画像間での差分演算処理ま
でを高速に行い、更に、装置全体の小形化を実現する画
像処理装置を提供することを目的とする。
き課題に鑑みて成されたものであり、被写体の撮像から
特徴抽出等に必要なフレーム画像間での差分演算処理ま
でを高速に行い、更に、装置全体の小形化を実現する画
像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、一次元配列されたピクセル群に相当
するフォトダイオード群と、各々のフォトダイオードと
信号読出線との間に介在されたスイッチング素子群と、
各々のスイッチング素子の導通・非導通を選択的に制御
するスキャニング信号を出力することにより、フォトダ
イオードに発生したピクセル信号を導通状態のスイッチ
ング素子を介して信号読出線に転送させる水平走査回路
と、上記フォトダイオード群と同数の記憶ビットを有
し、上記水平走査回路が出力するスキャニング信号で指
定される記憶ビットにデータの書き込み又は読み出しを
行う記憶部と、上記信号読出線の終端に接続され、該信
号読出線のピクセル信号を電圧のピクセル信号に変換す
る出力増幅器と、上記出力増幅器から出力される電圧の
ピクセル信号を所定の閾値電圧と比較することによって
ピクセル毎の２値化データに変換する比較器と、比較器
から出力される２値化データを切換制御信号に基いて上
記記憶部へ転送又は非転送し、転送時に２値化データを
記憶部に書き込ませ、非転送時にデータ読み出しを行わ
せる切換手段と、比較器から出力される２値化データと
記憶部から出力されるデータとを排他的論理和演算する
ＥＸＯＲゲートとを有する構成とした。
るために本発明は、一次元配列されたピクセル群に相当
するフォトダイオード群と、各々のフォトダイオードと
信号読出線との間に介在されたスイッチング素子群と、
各々のスイッチング素子の導通・非導通を選択的に制御
するスキャニング信号を出力することにより、フォトダ
イオードに発生したピクセル信号を導通状態のスイッチ
ング素子を介して信号読出線に転送させる水平走査回路
と、上記フォトダイオード群と同数の記憶ビットを有
し、上記水平走査回路が出力するスキャニング信号で指
定される記憶ビットにデータの書き込み又は読み出しを
行う記憶部と、上記信号読出線の終端に接続され、該信
号読出線のピクセル信号を電圧のピクセル信号に変換す
る出力増幅器と、上記出力増幅器から出力される電圧の
ピクセル信号を所定の閾値電圧と比較することによって
ピクセル毎の２値化データに変換する比較器と、比較器
から出力される２値化データを切換制御信号に基いて上
記記憶部へ転送又は非転送し、転送時に２値化データを
記憶部に書き込ませ、非転送時にデータ読み出しを行わ
せる切換手段と、比較器から出力される２値化データと
記憶部から出力されるデータとを排他的論理和演算する
ＥＸＯＲゲートとを有する構成とした。
【０００８】又、水平方向と垂直方向にマトリクス状に
二次元配列されたピクセル群に相当するフォトダイオー
ド群と、垂直方向に配列されているフォトダイオード群
に対応して設けられた垂直信号読出線群と、各々のフォ
トダイオードに対応する垂直信号読出線との間に介在さ
れた第１のスイッチング素子群、各々の垂直信号読出線
の終端と水平信号読出線との間に介在された第２のスイ
ッチング素子群と、上記第１のスイッチング素子群の水
平方向に配列されているスイッチング素子毎に導通・非
導通を選択的に制御する垂直スキャニング信号を出力す
ることにより、フォトダイオードに発生したピクセル信
号を導通状態のスイッチング素子を介して垂直信号読出
線に転送させる垂直走査回路と、上記第２のスイッチン
グ素子群のスイッチング素子毎に導通・非導通を選択的
に制御する水平スキャニング信号を出力することによ
り、上記垂直信号読出線のピクセル信号を導通状態のス
イッチング素子を介して水平信号読出線に転送させる水
平走査回路と、上記フォトダイオード群と同数の記憶ビ
ットを有し、上記垂直走査回路と水平走査回路が出力す
るスキャニング信号で指定される記憶ビットにデータの
書き込の又は読み出しを行う記憶部と、上記水平信号出
力線の終端に接続され、該水平信号読出線のピクセル信
号を電圧のピクセル信号に変換する出力増幅器と、上記
出力増幅器から出力される電圧のピクセル信号を所定の
閾値電圧と比較することによってピクセル毎の２値化デ
ータに変換する比較器と、比較器から出力される２値化
データを切換制御信号に基いて上記記憶部へ転送又は非
転送し、転送時に２値化データを記憶部に書き込ませ、
非転送時にデータ読み出しを行わせる切換え手段と、比
較器から出力される２値化データと記憶部から出力され
るデータとを排他的論理和演算するＥＸＯＲゲートとを
具備する構成とした。
二次元配列されたピクセル群に相当するフォトダイオー
ド群と、垂直方向に配列されているフォトダイオード群
に対応して設けられた垂直信号読出線群と、各々のフォ
トダイオードに対応する垂直信号読出線との間に介在さ
れた第１のスイッチング素子群、各々の垂直信号読出線
の終端と水平信号読出線との間に介在された第２のスイ
ッチング素子群と、上記第１のスイッチング素子群の水
平方向に配列されているスイッチング素子毎に導通・非
導通を選択的に制御する垂直スキャニング信号を出力す
ることにより、フォトダイオードに発生したピクセル信
号を導通状態のスイッチング素子を介して垂直信号読出
線に転送させる垂直走査回路と、上記第２のスイッチン
グ素子群のスイッチング素子毎に導通・非導通を選択的
に制御する水平スキャニング信号を出力することによ
り、上記垂直信号読出線のピクセル信号を導通状態のス
イッチング素子を介して水平信号読出線に転送させる水
平走査回路と、上記フォトダイオード群と同数の記憶ビ
ットを有し、上記垂直走査回路と水平走査回路が出力す
るスキャニング信号で指定される記憶ビットにデータの
書き込の又は読み出しを行う記憶部と、上記水平信号出
力線の終端に接続され、該水平信号読出線のピクセル信
号を電圧のピクセル信号に変換する出力増幅器と、上記
出力増幅器から出力される電圧のピクセル信号を所定の
閾値電圧と比較することによってピクセル毎の２値化デ
ータに変換する比較器と、比較器から出力される２値化
データを切換制御信号に基いて上記記憶部へ転送又は非
転送し、転送時に２値化データを記憶部に書き込ませ、
非転送時にデータ読み出しを行わせる切換え手段と、比
較器から出力される２値化データと記憶部から出力され
るデータとを排他的論理和演算するＥＸＯＲゲートとを
具備する構成とした。
【０００９】
【作用】このような構成を有する本発明によれば、受光
領域のフォトダイオード群と記憶部の記憶ビットの走査
を同一のスキャニング信号によって走査するので、記憶
部の各ビットをアドレッシングするための手段を省略す
ることができ、装置の簡素化を実現することができる。
又、従来のようなＭＰＵによるプログラム制御によら
ず、フォトダイオード群及び記憶ビットの走査を行うだ
けで、ピクセル配列に対応した差分データがＥＸＯＲゲ
ートから出力されるので、処理速度が向上される。又、
切換え手段を切換制御信号に従って制御することによ
り、記憶ビットに一旦保持されたデータを何度でも読出
して処理することができることから、信号処理技術への
応用範囲が広い。
領域のフォトダイオード群と記憶部の記憶ビットの走査
を同一のスキャニング信号によって走査するので、記憶
部の各ビットをアドレッシングするための手段を省略す
ることができ、装置の簡素化を実現することができる。
又、従来のようなＭＰＵによるプログラム制御によら
ず、フォトダイオード群及び記憶ビットの走査を行うだ
けで、ピクセル配列に対応した差分データがＥＸＯＲゲ
ートから出力されるので、処理速度が向上される。又、
切換え手段を切換制御信号に従って制御することによ
り、記憶ビットに一旦保持されたデータを何度でも読出
して処理することができることから、信号処理技術への
応用範囲が広い。
【００１０】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、図１に基いてＭＯＳ型一次元ラインセンサを
適用する実施例を説明する。受光領域１０には、各々が
ピクセル（画素）に相当する多数個ｎのフォトダイオー
ドＰＤ1 〜ＰＤn と、スイッチング素子としてのＭＯＳ
ＦＥＴ Ｍ1 〜Ｍn が形成されており、ＭＯＳＦＥＴ
Ｍ1 〜Ｍn の各々の一方のノードが所定のフォトダイオ
ードＰＤ1 〜ＰＤnに接続されると共に、他方のノード
が信号出力線Ｌo に共通接続され、更に、各々のゲート
に水平走査回路１１のスキャニング信号ｈ1 〜ｈn が供
給されている。水平走査回路１１は、スタートパルス信
号ＳＴを所定周波数の同期クロック信号φに同期してシ
フト動作することにより、順次に論理“Ｈ”のスキャニ
ング信号ｈ1 〜ｈn を出力するシフトレジスタで構成さ
れている。そして、論理“１”となったスキャニング信
号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ Ｍ1 〜Ｍn が順
番に導通状態となることによって、各フォトダイオード
ＰＤ1 〜ＰＤn に発生した各々のピクセル信号δが時系
列的に信号読出線Ｌo へ転送される。
る。まず、図１に基いてＭＯＳ型一次元ラインセンサを
適用する実施例を説明する。受光領域１０には、各々が
ピクセル（画素）に相当する多数個ｎのフォトダイオー
ドＰＤ1 〜ＰＤn と、スイッチング素子としてのＭＯＳ
ＦＥＴ Ｍ1 〜Ｍn が形成されており、ＭＯＳＦＥＴ
Ｍ1 〜Ｍn の各々の一方のノードが所定のフォトダイオ
ードＰＤ1 〜ＰＤnに接続されると共に、他方のノード
が信号出力線Ｌo に共通接続され、更に、各々のゲート
に水平走査回路１１のスキャニング信号ｈ1 〜ｈn が供
給されている。水平走査回路１１は、スタートパルス信
号ＳＴを所定周波数の同期クロック信号φに同期してシ
フト動作することにより、順次に論理“Ｈ”のスキャニ
ング信号ｈ1 〜ｈn を出力するシフトレジスタで構成さ
れている。そして、論理“１”となったスキャニング信
号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ Ｍ1 〜Ｍn が順
番に導通状態となることによって、各フォトダイオード
ＰＤ1 〜ＰＤn に発生した各々のピクセル信号δが時系
列的に信号読出線Ｌo へ転送される。
【００１１】信号読出線Ｌo は、例えば増幅器１２の入
出力接点間に容量素子ＣとＭＯＳＦＥＴ１３が並列に接
続されて成る出力増幅器に接続され、更に、出力増幅器
の出力接点が比較器１４の反転入力接点に接続され、そ
の非反転入力接点には所定の閾値電圧Ｖref が印加され
ている。ＭＯＳＦＥＴ１３は、水平走査回路１１が各ス
キャニング信号ｈ1 〜ｈn を出力するのと同期した所定
タイミングで論理“Ｈ”となるリセット信号ＲＳによっ
て導通状態となり、容量素子Ｃへの電荷蓄積と放電を行
わせるようになっている。比較器１４の出力接点は、Ｅ
ＸＯＲゲート１５の一方の入力接点に接続されると共
に、ＭＯＳＦＥＴ ｑ1 を介してデータ転送線Ｌb に接
続され、更に、インバータ１６及びＭＯＳＦＥＴ ｑ2
を介してデータ転送線Ｌa に接続されている。尚、ＭＯ
ＳＦＥＴ ｑ1 ，ｑ2 は、後述する切換制御信号ＥＢが
論理“Ｈ”になるとき導通状態となる。データ転送線Ｌ
a ，Ｌb は、後述するメモリ部２０とセンスアンプ１７
とを接続するように配線されており、センスアンプ１７
の出力接点がＥＸＯＲゲート１５の他方の入力接点に接
続している。Ｄ型フリップフロップ１８のデータ入力接
点にＥＸＯＲゲート１５の出力接点が接続され、ＯＲゲ
ート１９からクロック入力接点に印加されるラッチ入力
信号ＣＬＫの立ち下がりエッジに同期してＥＸＯＲゲー
ト１５の出力データＱ’をラッチしてそのラッチデータ
Ｑを出力する。ＯＲゲート１９は水平走査回路１１のス
キャニング信号ｈ1 〜ｈn の論理和に基いてラッチ入力
信号ＣＬＫを発生する。
出力接点間に容量素子ＣとＭＯＳＦＥＴ１３が並列に接
続されて成る出力増幅器に接続され、更に、出力増幅器
の出力接点が比較器１４の反転入力接点に接続され、そ
の非反転入力接点には所定の閾値電圧Ｖref が印加され
ている。ＭＯＳＦＥＴ１３は、水平走査回路１１が各ス
キャニング信号ｈ1 〜ｈn を出力するのと同期した所定
タイミングで論理“Ｈ”となるリセット信号ＲＳによっ
て導通状態となり、容量素子Ｃへの電荷蓄積と放電を行
わせるようになっている。比較器１４の出力接点は、Ｅ
ＸＯＲゲート１５の一方の入力接点に接続されると共
に、ＭＯＳＦＥＴ ｑ1 を介してデータ転送線Ｌb に接
続され、更に、インバータ１６及びＭＯＳＦＥＴ ｑ2
を介してデータ転送線Ｌa に接続されている。尚、ＭＯ
ＳＦＥＴ ｑ1 ，ｑ2 は、後述する切換制御信号ＥＢが
論理“Ｈ”になるとき導通状態となる。データ転送線Ｌ
a ，Ｌb は、後述するメモリ部２０とセンスアンプ１７
とを接続するように配線されており、センスアンプ１７
の出力接点がＥＸＯＲゲート１５の他方の入力接点に接
続している。Ｄ型フリップフロップ１８のデータ入力接
点にＥＸＯＲゲート１５の出力接点が接続され、ＯＲゲ
ート１９からクロック入力接点に印加されるラッチ入力
信号ＣＬＫの立ち下がりエッジに同期してＥＸＯＲゲー
ト１５の出力データＱ’をラッチしてそのラッチデータ
Ｑを出力する。ＯＲゲート１９は水平走査回路１１のス
キャニング信号ｈ1 〜ｈn の論理和に基いてラッチ入力
信号ＣＬＫを発生する。
【００１２】メモリ部２０は、ｎビット分の記憶容量を
有しており、第１の記憶ビットを代表して述べると、入
出力接点がたすき掛け状に接続された一対のインバータ
Ｇ1a，Ｇ1bと、一方のインバータＧ1aの入力接点とデー
タ転送線Ｌa 間に介在されたＭＯＳＦＥＴ ｑ1aと、他
方のインバータＧ1bの入力接点とデータ転送線Ｌb 間に
介在されたＭＯＳＦＥＴ ｑ1bとからなるＳＲＡＭで構
成されており、ＭＯＳＦＥＴ ｑ1a，ｑ1bのゲートには
水平走査回路１１から延びる信号線Ｈ1 を介してスキャ
ニング信号ｈ1 が印加されている。他の記憶ビットも同
様に構成されたＳＲＡＭからなり、各々の記憶ビットも
同様に、水平走査回路１１から延びる残余の信号線Ｈ2
〜Ｈn を介してスキャニング信号ｈ2 〜ｈn が印加され
ている。したがって、受光領域１０中のフォトダイオー
ドＰＤ1 〜ＰＤn 及びＭＯＳＦＥＴ Ｍ1 〜Ｍn の配列
と一対一の関係でメモリ部２０の各々の記憶ビットが対
応付けられており、スキャニング信号ｈ1 〜ｈn は、こ
れらの記憶ビットへの書込み及び読出しのためのアドレ
ス指定用信号としての機能をも持っている。
有しており、第１の記憶ビットを代表して述べると、入
出力接点がたすき掛け状に接続された一対のインバータ
Ｇ1a，Ｇ1bと、一方のインバータＧ1aの入力接点とデー
タ転送線Ｌa 間に介在されたＭＯＳＦＥＴ ｑ1aと、他
方のインバータＧ1bの入力接点とデータ転送線Ｌb 間に
介在されたＭＯＳＦＥＴ ｑ1bとからなるＳＲＡＭで構
成されており、ＭＯＳＦＥＴ ｑ1a，ｑ1bのゲートには
水平走査回路１１から延びる信号線Ｈ1 を介してスキャ
ニング信号ｈ1 が印加されている。他の記憶ビットも同
様に構成されたＳＲＡＭからなり、各々の記憶ビットも
同様に、水平走査回路１１から延びる残余の信号線Ｈ2
〜Ｈn を介してスキャニング信号ｈ2 〜ｈn が印加され
ている。したがって、受光領域１０中のフォトダイオー
ドＰＤ1 〜ＰＤn 及びＭＯＳＦＥＴ Ｍ1 〜Ｍn の配列
と一対一の関係でメモリ部２０の各々の記憶ビットが対
応付けられており、スキャニング信号ｈ1 〜ｈn は、こ
れらの記憶ビットへの書込み及び読出しのためのアドレ
ス指定用信号としての機能をも持っている。
【００１３】次にかかる実施例の動作を図２のタイミン
グチャートに基いて説明する。尚、図２中、周期Ｔ
H は、受光領域１０のフォトダイオードＰＤ1 〜ＰＤn
に発生した全てのピクセル信号を時系列的に読み出すた
めの期間、周期ＴCMは、被写体の特徴抽出を行う期間で
ある。まず、フォトダイオードＰＤ1 〜ＰＤn を露光し
て、被写体を撮像してから読み出し周期ＴH の処理が開
始し、水平走査回路１１の各々のスキャニング信号ｈ1
〜ｈn が順次に論理“Ｈ”となるのに同期してＭＯＳＦ
ＥＴ Ｍ1 〜Ｍn が順次に導通状態となって、各々のピ
クセル信号δが信号読出線Ｌo を介して出力増幅器へ転
送される。出力増幅器は各々のピクセル信号δの電荷量
に比例した電圧のピクセル信号ｅにインピーダンス変換
して出力する。ここで、リセット信号ＲＳに同期して容
量素子Ｃが充放電を繰り返すので、フォトダイオードＰ
Ｄ1 〜ＰＤn の各ピクセル信号δに対応した時系列のピ
クセル信号ｅが出力される。比較器１４が、これらのピ
クセル信号ｅを閾値電圧Ｖrefと比較し、ｅ＞Ｖref の
ときは論理“Ｌ”、ｅ≦Ｖref のときは論理“Ｈ”の２
値化データＥを出力する。周期ＴH では、切換制御信号
ＥＢが論理“Ｈ”となってＭＯＳＦＥＴ ｑ1 ，ｑ2 が
共に導通状態となるので、２値化データＥがデータ転送
線Ｌb に、一方、データ転送線Ｌa にその反転データが
転送される。更に、スキャニング信号ｈ1 〜ｈn に同期
してメモリ部２０の各記憶ビットのＳＲＡＭが２値化デ
ータＥをラッチして記憶する。
グチャートに基いて説明する。尚、図２中、周期Ｔ
H は、受光領域１０のフォトダイオードＰＤ1 〜ＰＤn
に発生した全てのピクセル信号を時系列的に読み出すた
めの期間、周期ＴCMは、被写体の特徴抽出を行う期間で
ある。まず、フォトダイオードＰＤ1 〜ＰＤn を露光し
て、被写体を撮像してから読み出し周期ＴH の処理が開
始し、水平走査回路１１の各々のスキャニング信号ｈ1
〜ｈn が順次に論理“Ｈ”となるのに同期してＭＯＳＦ
ＥＴ Ｍ1 〜Ｍn が順次に導通状態となって、各々のピ
クセル信号δが信号読出線Ｌo を介して出力増幅器へ転
送される。出力増幅器は各々のピクセル信号δの電荷量
に比例した電圧のピクセル信号ｅにインピーダンス変換
して出力する。ここで、リセット信号ＲＳに同期して容
量素子Ｃが充放電を繰り返すので、フォトダイオードＰ
Ｄ1 〜ＰＤn の各ピクセル信号δに対応した時系列のピ
クセル信号ｅが出力される。比較器１４が、これらのピ
クセル信号ｅを閾値電圧Ｖrefと比較し、ｅ＞Ｖref の
ときは論理“Ｌ”、ｅ≦Ｖref のときは論理“Ｈ”の２
値化データＥを出力する。周期ＴH では、切換制御信号
ＥＢが論理“Ｈ”となってＭＯＳＦＥＴ ｑ1 ，ｑ2 が
共に導通状態となるので、２値化データＥがデータ転送
線Ｌb に、一方、データ転送線Ｌa にその反転データが
転送される。更に、スキャニング信号ｈ1 〜ｈn に同期
してメモリ部２０の各記憶ビットのＳＲＡＭが２値化デ
ータＥをラッチして記憶する。
【００１４】このように、周期ＴH においては、フォト
ダイオードＰＤ1 〜ＰＤn に発生した各ピクセル信号δ
を２値化データＥに変換してメモリ部２０の各々の記憶
ビットに記憶する。尚、各フォトダイオードＰＤ1 〜Ｐ
Ｄn は各スキャニング信号ｈ1 〜ｈn に同期して各ピク
セル信号δを信号読出線Ｌo へ転送した直後から、再び
露光可能状態と成るので、全てのフォトダイオードＰＤ
1 〜ＰＤn の露光時間は略周期ＴH と等しくなる。
ダイオードＰＤ1 〜ＰＤn に発生した各ピクセル信号δ
を２値化データＥに変換してメモリ部２０の各々の記憶
ビットに記憶する。尚、各フォトダイオードＰＤ1 〜Ｐ
Ｄn は各スキャニング信号ｈ1 〜ｈn に同期して各ピク
セル信号δを信号読出線Ｌo へ転送した直後から、再び
露光可能状態と成るので、全てのフォトダイオードＰＤ
1 〜ＰＤn の露光時間は略周期ＴH と等しくなる。
【００１５】次に、周期ＴCMでは、切換制御信号ＥＢが
論理“Ｌ”となることにより、ＭＯＳＦＥＴ ｑ1 ，ｑ
2 が非導通状態となる。そして、水平走査回路１１から
のスキャニング信号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ
Ｍ1 〜Ｍn が順次に導通状態となることにより、フォ
トダイオードＰＤ1 〜ＰＤn に発生したピクセル信号δ
が読み出され、更に出力増幅器及び比較器１４を介して
２値化データｅに変換される。一方、スキャニング信号
ｈ1 〜ｈn に同期してメモリ部２０の各記憶ビットの保
持データが順次にデータ転送線Ｌa ，Ｌb へ転送され、
センスアンプ１７によって出力される。したがって、Ｅ
ＸＯＲゲート１５には、順次にフォトダイオードＰＤ1
〜ＰＤn に対応した２値化データＥが供給されるのに同
期してメモリ部２０の各々の記憶ビットからも保持デー
タＷが供給されることとなり、Ｅ≠Ｗの関係にあるとき
は論理“Ｈ”となるデータ、Ｅ＝Ｗの関係にあるときは
論理“Ｌ”となるデータＱ’がラッチ信号ＬＣＫに同期
してＤ型フリップフロップ１８に保持されると共に、順
次にそのラッチデータＱが出力される。
論理“Ｌ”となることにより、ＭＯＳＦＥＴ ｑ1 ，ｑ
2 が非導通状態となる。そして、水平走査回路１１から
のスキャニング信号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ
Ｍ1 〜Ｍn が順次に導通状態となることにより、フォ
トダイオードＰＤ1 〜ＰＤn に発生したピクセル信号δ
が読み出され、更に出力増幅器及び比較器１４を介して
２値化データｅに変換される。一方、スキャニング信号
ｈ1 〜ｈn に同期してメモリ部２０の各記憶ビットの保
持データが順次にデータ転送線Ｌa ，Ｌb へ転送され、
センスアンプ１７によって出力される。したがって、Ｅ
ＸＯＲゲート１５には、順次にフォトダイオードＰＤ1
〜ＰＤn に対応した２値化データＥが供給されるのに同
期してメモリ部２０の各々の記憶ビットからも保持デー
タＷが供給されることとなり、Ｅ≠Ｗの関係にあるとき
は論理“Ｈ”となるデータ、Ｅ＝Ｗの関係にあるときは
論理“Ｌ”となるデータＱ’がラッチ信号ＬＣＫに同期
してＤ型フリップフロップ１８に保持されると共に、順
次にそのラッチデータＱが出力される。
【００１６】ここで、ラッチデータＱは、ＥＸＯＲゲー
ト１５による排他的論理和の結果であるので、周期ＴH
のときにメモリ部２０に保持された過去の２値化データ
と周期ＴCMで読み出された現在の２値化データとの同一
配列におけるピクセル毎の差分データとなり、被写体の
ピクセル毎の特徴データとなる。したがって、この実施
例によれば、従来のようにマイクロプロセッサ等のプロ
グラム制御に基いて差分演算を行うことなく、ピクセル
信号の読出しに同期して差分データが得られるので、処
理速度が大幅に向上することとなる。更に、受光領域１
０のスキャニングとメモリ部２０のアドレッシングを水
平走査回路１１から出力されるスキャニング信号ｈ1 〜
ｈn によって同時に行うようにしたので配線密度の向上
が図られると共に、従来のＲＡＭを適用した場合のプロ
グラム制御によるアドレッシングが不要となって処理速
度が向上する。そして、この実施例では、図１に示す回
路を同一の半導体チップ内に一体形成したので、この配
線密度の向上及びアドレッシングのための各種回路の省
略化に伴って、小型の画像処理装置を実現することがで
きるようになった。更に、ピクセル信号δを出力増幅器
によって積分すると同時に電圧のピクセル信号ｅにイン
ピーダンス変換するので、耐雑音特性の良好な画像処理
装置を適用することができる。
ト１５による排他的論理和の結果であるので、周期ＴH
のときにメモリ部２０に保持された過去の２値化データ
と周期ＴCMで読み出された現在の２値化データとの同一
配列におけるピクセル毎の差分データとなり、被写体の
ピクセル毎の特徴データとなる。したがって、この実施
例によれば、従来のようにマイクロプロセッサ等のプロ
グラム制御に基いて差分演算を行うことなく、ピクセル
信号の読出しに同期して差分データが得られるので、処
理速度が大幅に向上することとなる。更に、受光領域１
０のスキャニングとメモリ部２０のアドレッシングを水
平走査回路１１から出力されるスキャニング信号ｈ1 〜
ｈn によって同時に行うようにしたので配線密度の向上
が図られると共に、従来のＲＡＭを適用した場合のプロ
グラム制御によるアドレッシングが不要となって処理速
度が向上する。そして、この実施例では、図１に示す回
路を同一の半導体チップ内に一体形成したので、この配
線密度の向上及びアドレッシングのための各種回路の省
略化に伴って、小型の画像処理装置を実現することがで
きるようになった。更に、ピクセル信号δを出力増幅器
によって積分すると同時に電圧のピクセル信号ｅにイン
ピーダンス変換するので、耐雑音特性の良好な画像処理
装置を適用することができる。
【００１７】次に、他の実施例を図３〜図５と共に説明
する。まず、図３に基いて構成を説明する。尚、図３に
おいて図１と同一又は相当する部分は同一符号で示して
いる。これは、垂直方向と水平方向にマトリクス状に二
次元配列されたフォトダイオードＰＤ11〜ＰＤmnをピク
セル群とし、夫々のフォトダイオードＰＤ11〜ＰＤmnに
対応付けて設けられたＭＯＳＦＥＴ ｍ11〜ｍmnの一方
のノードが各々のフォトダイオードＰＤ11〜ＰＤmnに接
続され、他方のノードが垂直方向に配列されたフォトダ
イオード群に対応して設けられた垂直信号読出線Ｖ1 〜
Ｖn 毎に共通接続されている。更に、水平方向に沿って
並ぶ上記ＭＯＳＦＥＴのゲート毎に、垂直走査回路２１
から出力される垂直スキャニング信号ｖ1 〜ｖm が印加
されている。更に、上記夫々の垂直信号読出線Ｖ1 〜Ｖ
n の各終端がＭＯＳＦＥＴ Ｍ1〜Ｍn のドレイン・ソ
ースを介して水平信号読出線Ｌo に接続され、各々のＭ
ＯＳＦＥＴ Ｍ1 〜Ｍn のゲートには、水平走査回路２
２から出力される水平スキャニング信号ｈ1 〜ｈn が印
加されるように配線されている。尚、水平走査回路２１
は、スタートパルス信号ＳH を所定周波数のクロック信
号φH に同期してシフト動作することにより水平スキャ
ニング信号ｈ1 〜ｈn を出力するシフトレジスタで構成
され、垂直走査回路２２は、スタートパルス信号ＳV を
所定周波数のクロック信号φV に同期してシフト動作す
ることにより垂直スキャニング信号ｖ1 〜ｖm を出力す
るシフトレジスタで構成されており、水平走査回路２２
が水平スキャニング信号ｈ1 〜ｈn を１回出力する毎に
垂直走査回路２１が１回のシフト動作を行うように、上
記クロック信号φH とφV の周波数が設定されている。
水平信号読出線Ｌo は、例えば増幅器１２の入出力接点
間に容量素子ＣとＭＯＳＦＥＴ１３が並列に接続されて
成る出力増幅器に接続され、更に、出力増幅器の出力接
点が比較器１４の反転入力接点に接続され、その非反転
入力接点には所定の閾値電圧Ｖref が印加されている。
ＭＯＳＦＥＴ１３は、水平走査回路２２が水平スキャニ
ング信号ｈ1 〜ｈn を出力するのと同期した所定タイミ
ングで論理 “Ｈ”となるリセット信号ＲＳによって導
通状態となり、容量素子Ｃへの電荷蓄積と放電を行わせ
るようになっている。比較器１４の出力接点は、ＥＸＯ
Ｒゲート１５の一方の入力接点に接続されると共に、Ｍ
ＯＳＦＥＴ ｑ1 を介してデータ転送線Ｌb に接続し、
更に、インバータ１６及びＭＯＳＦＥＴ ｑ2 を介して
データ転送線Ｌa に接続している。尚、ＭＯＳＦＥＴ
ｑ1 ，ｑ2 は、後述する切換制御信号ＥＢが論理“Ｈ”
になるとき導通状態となる。データ転送線Ｌ a ，Ｌ
b は、後述するメモリ部とセンスアンプ１７とを接続す
るように配線されており、センスアンプ１７の出力接点
がＥＸＯＲゲート１５の他方の入力接点に接続されてい
る。Ｄ型フリップフロップ１８のデータ入力接点にＥＸ
ＯＲゲート１５の出力接点が接続され、ＯＲゲート１９
からクロック入力接点に印加されるラッチ入力信号ＣＬ
Ｋの立ち下がりエッジに同期してＥＸＯＲゲート１５の
出力データＱ’をラッチしてそのラッチデータＱを出力
する。ＯＲゲート１９は水平走査回路２２からのスキャ
ニング信号ｈ1 〜ｈn の論理和に基いてラッチ入力信号
ＣＬＫを発生する。
する。まず、図３に基いて構成を説明する。尚、図３に
おいて図１と同一又は相当する部分は同一符号で示して
いる。これは、垂直方向と水平方向にマトリクス状に二
次元配列されたフォトダイオードＰＤ11〜ＰＤmnをピク
セル群とし、夫々のフォトダイオードＰＤ11〜ＰＤmnに
対応付けて設けられたＭＯＳＦＥＴ ｍ11〜ｍmnの一方
のノードが各々のフォトダイオードＰＤ11〜ＰＤmnに接
続され、他方のノードが垂直方向に配列されたフォトダ
イオード群に対応して設けられた垂直信号読出線Ｖ1 〜
Ｖn 毎に共通接続されている。更に、水平方向に沿って
並ぶ上記ＭＯＳＦＥＴのゲート毎に、垂直走査回路２１
から出力される垂直スキャニング信号ｖ1 〜ｖm が印加
されている。更に、上記夫々の垂直信号読出線Ｖ1 〜Ｖ
n の各終端がＭＯＳＦＥＴ Ｍ1〜Ｍn のドレイン・ソ
ースを介して水平信号読出線Ｌo に接続され、各々のＭ
ＯＳＦＥＴ Ｍ1 〜Ｍn のゲートには、水平走査回路２
２から出力される水平スキャニング信号ｈ1 〜ｈn が印
加されるように配線されている。尚、水平走査回路２１
は、スタートパルス信号ＳH を所定周波数のクロック信
号φH に同期してシフト動作することにより水平スキャ
ニング信号ｈ1 〜ｈn を出力するシフトレジスタで構成
され、垂直走査回路２２は、スタートパルス信号ＳV を
所定周波数のクロック信号φV に同期してシフト動作す
ることにより垂直スキャニング信号ｖ1 〜ｖm を出力す
るシフトレジスタで構成されており、水平走査回路２２
が水平スキャニング信号ｈ1 〜ｈn を１回出力する毎に
垂直走査回路２１が１回のシフト動作を行うように、上
記クロック信号φH とφV の周波数が設定されている。
水平信号読出線Ｌo は、例えば増幅器１２の入出力接点
間に容量素子ＣとＭＯＳＦＥＴ１３が並列に接続されて
成る出力増幅器に接続され、更に、出力増幅器の出力接
点が比較器１４の反転入力接点に接続され、その非反転
入力接点には所定の閾値電圧Ｖref が印加されている。
ＭＯＳＦＥＴ１３は、水平走査回路２２が水平スキャニ
ング信号ｈ1 〜ｈn を出力するのと同期した所定タイミ
ングで論理 “Ｈ”となるリセット信号ＲＳによって導
通状態となり、容量素子Ｃへの電荷蓄積と放電を行わせ
るようになっている。比較器１４の出力接点は、ＥＸＯ
Ｒゲート１５の一方の入力接点に接続されると共に、Ｍ
ＯＳＦＥＴ ｑ1 を介してデータ転送線Ｌb に接続し、
更に、インバータ１６及びＭＯＳＦＥＴ ｑ2 を介して
データ転送線Ｌa に接続している。尚、ＭＯＳＦＥＴ
ｑ1 ，ｑ2 は、後述する切換制御信号ＥＢが論理“Ｈ”
になるとき導通状態となる。データ転送線Ｌ a ，Ｌ
b は、後述するメモリ部とセンスアンプ１７とを接続す
るように配線されており、センスアンプ１７の出力接点
がＥＸＯＲゲート１５の他方の入力接点に接続されてい
る。Ｄ型フリップフロップ１８のデータ入力接点にＥＸ
ＯＲゲート１５の出力接点が接続され、ＯＲゲート１９
からクロック入力接点に印加されるラッチ入力信号ＣＬ
Ｋの立ち下がりエッジに同期してＥＸＯＲゲート１５の
出力データＱ’をラッチしてそのラッチデータＱを出力
する。ＯＲゲート１９は水平走査回路２２からのスキャ
ニング信号ｈ1 〜ｈn の論理和に基いてラッチ入力信号
ＣＬＫを発生する。
【００１８】メモリ部には、受光領域中のフォトダイオ
ードＰＤ11〜ＰＤmnに対応して配列されるｍ×ｎ個のＳ
ＲＡＭから成る記憶ビットが形成されている。即ち、第
１の記憶ビットを代表して述べると、入出力接点がたす
き掛け状に接続された一対のインバータＧ11a ，Ｇ11b
と、一方のインバータＧ11a の入力接点とデータ転送線
Ｌ1a間に介在されたＭＯＳＦＥＴ ｑ11a と、他方のイ
ンバータＧ11b の入力接点とデータ転送線Ｌ1b間に介在
されたＭＯＳＦＥＴ ｑ11b とからなるＳＲＡＭで構成
されており、ＭＯＳＦＥＴ ｑ11a ，ｑ11b のゲートに
は水平走査回路２２から延びる信号線Ｈ1 を介してスキ
ャニング信号ｈ1 が印加されている。そして、水平方向
に形成されている残余のｎ−１個のビットも同様のＳＲ
ＡＭで構成されている。これらのｎ−１個の記憶ビット
は、水平走査回路２２から出力される水平スキャニング
信号ｈ2 〜ｈn が順次に印加されると共に、データ転送
線Ｌ1a，1bに接続され、データ転送線Ｌ1aは、垂直走査
回路２１からの垂直スキャニング信号ｖ1 に同期して導
通・非導通となるＭＯＳＦＥＴ Ｎ1aを介してデータ転
送線Ｌa に接続され、データ転送線Ｌ1bは、垂直走査回
路２１からの垂直スキャニング信号ｖ1 に同期して導通
・非導通となるＭＯＳＦＥＴ Ｎ1bを介してデータ転送
線Ｌb に接続されている。
ードＰＤ11〜ＰＤmnに対応して配列されるｍ×ｎ個のＳ
ＲＡＭから成る記憶ビットが形成されている。即ち、第
１の記憶ビットを代表して述べると、入出力接点がたす
き掛け状に接続された一対のインバータＧ11a ，Ｇ11b
と、一方のインバータＧ11a の入力接点とデータ転送線
Ｌ1a間に介在されたＭＯＳＦＥＴ ｑ11a と、他方のイ
ンバータＧ11b の入力接点とデータ転送線Ｌ1b間に介在
されたＭＯＳＦＥＴ ｑ11b とからなるＳＲＡＭで構成
されており、ＭＯＳＦＥＴ ｑ11a ，ｑ11b のゲートに
は水平走査回路２２から延びる信号線Ｈ1 を介してスキ
ャニング信号ｈ1 が印加されている。そして、水平方向
に形成されている残余のｎ−１個のビットも同様のＳＲ
ＡＭで構成されている。これらのｎ−１個の記憶ビット
は、水平走査回路２２から出力される水平スキャニング
信号ｈ2 〜ｈn が順次に印加されると共に、データ転送
線Ｌ1a，1bに接続され、データ転送線Ｌ1aは、垂直走査
回路２１からの垂直スキャニング信号ｖ1 に同期して導
通・非導通となるＭＯＳＦＥＴ Ｎ1aを介してデータ転
送線Ｌa に接続され、データ転送線Ｌ1bは、垂直走査回
路２１からの垂直スキャニング信号ｖ1 に同期して導通
・非導通となるＭＯＳＦＥＴ Ｎ1bを介してデータ転送
線Ｌb に接続されている。
【００１９】垂直方向の第２列目に配列・形成されてい
るｎ個の記憶ビットも第１列目のＳＲＡＭと同様の構成
から成り、データ転送線Ｌ2a，Ｌ2bに接続されると共
に、水平走査回路２２からの水平スキャニング信号ｈ1
〜ｈn によって制御されている。更に、データ転送線Ｌ
2aは、垂直走査回路２１からの垂直スキャニング信号ｖ
2 に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ2aを
介してデータ転送線Ｌaに接続され、データ転送線Ｌ2b
は、垂直走査回路２１からの垂直スキャニング信号ｖ2
に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ2bを介
してデータ転送線Ｌb に接続されている。
るｎ個の記憶ビットも第１列目のＳＲＡＭと同様の構成
から成り、データ転送線Ｌ2a，Ｌ2bに接続されると共
に、水平走査回路２２からの水平スキャニング信号ｈ1
〜ｈn によって制御されている。更に、データ転送線Ｌ
2aは、垂直走査回路２１からの垂直スキャニング信号ｖ
2 に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ2aを
介してデータ転送線Ｌaに接続され、データ転送線Ｌ2b
は、垂直走査回路２１からの垂直スキャニング信号ｖ2
に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ2bを介
してデータ転送線Ｌb に接続されている。
【００２０】以下、垂直方向の残余の列に配列・形成さ
れている記憶ビットも第１列目及び第２列目のＳＲＡＭ
と同様の構成から成り、最後の列に配列・形成されてい
るｎ個の記憶ビットは、データ転送線Ｌma，Ｌmbに接続
されると共に、水平走査回路２２からの水平スキャニン
グ信号ｈ1 〜ｈn によって制御され、更に、データ転送
線Ｌmaは、垂直走査回路２１からの垂直スキャニング信
号ｖm に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ
maを介してデータ転送線Ｌa に接続され、データ転送線
Ｌmbは、垂直走査回路２１からの垂直スキャニング信号
ｖm に同期して導通・非導通となるＭＯＳＦＥＴ Ｎmb
を介してデータ転送線Ｌb に接続されている。
れている記憶ビットも第１列目及び第２列目のＳＲＡＭ
と同様の構成から成り、最後の列に配列・形成されてい
るｎ個の記憶ビットは、データ転送線Ｌma，Ｌmbに接続
されると共に、水平走査回路２２からの水平スキャニン
グ信号ｈ1 〜ｈn によって制御され、更に、データ転送
線Ｌmaは、垂直走査回路２１からの垂直スキャニング信
号ｖm に同期して導通・非導通となるＭＯＳＦＥＴ Ｎ
maを介してデータ転送線Ｌa に接続され、データ転送線
Ｌmbは、垂直走査回路２１からの垂直スキャニング信号
ｖm に同期して導通・非導通となるＭＯＳＦＥＴ Ｎmb
を介してデータ転送線Ｌb に接続されている。
【００２１】このように、受光領域に形成されているｍ
×ｎ個のフォトダイオードＰＤ11〜ＰＤmnに対応して、
ＳＲＡＭから成るｍ×ｎ個の記憶ビットが記憶部に形成
されている。
×ｎ個のフォトダイオードＰＤ11〜ＰＤmnに対応して、
ＳＲＡＭから成るｍ×ｎ個の記憶ビットが記憶部に形成
されている。
【００２２】次に、かかる実施例の動作を図４及び図５
のタイミングチャートに基いて説明する。尚、図４は、
受光領域のｍ×ｎ個のフォトダイオードＰＤ11〜ＰＤmn
に発生したピクセル信号を順次に読み出して記憶部の記
憶ビットに記憶させる１フレーム画分の読み取り期間を
示し、周期ＴH は各水平方向に配列されているｎ個ずつ
のフォトダイオードの各ピクセル信号を順次に読み出す
水平走査期間であり、図５は、受光領域のフォトダイオ
ードＰＤ11〜ＰＤmnから次の１フレーム画分のピクセル
信号の読出しを行うと同時に、記憶部の記憶ビットに記
憶されている先の１フレーム画分の保持データを読み出
して、被写体の特徴抽出を行う期間を示す。
のタイミングチャートに基いて説明する。尚、図４は、
受光領域のｍ×ｎ個のフォトダイオードＰＤ11〜ＰＤmn
に発生したピクセル信号を順次に読み出して記憶部の記
憶ビットに記憶させる１フレーム画分の読み取り期間を
示し、周期ＴH は各水平方向に配列されているｎ個ずつ
のフォトダイオードの各ピクセル信号を順次に読み出す
水平走査期間であり、図５は、受光領域のフォトダイオ
ードＰＤ11〜ＰＤmnから次の１フレーム画分のピクセル
信号の読出しを行うと同時に、記憶部の記憶ビットに記
憶されている先の１フレーム画分の保持データを読み出
して、被写体の特徴抽出を行う期間を示す。
【００２３】まず図４において、周期ＴH 毎に垂直走査
回路２１が垂直スキャニング信号ｖ1 〜ｖm を論理
“Ｈ”に反転していき、夫々の周期ＴH 内で水平走査回
路２２が水平スキャニング信号ｈ1 〜ｈn を論理“Ｈ”
に反転する動作を繰り返す。更に、切換制御信号ＥＢは
常に論理“Ｈ”に保持される。
回路２１が垂直スキャニング信号ｖ1 〜ｖm を論理
“Ｈ”に反転していき、夫々の周期ＴH 内で水平走査回
路２２が水平スキャニング信号ｈ1 〜ｈn を論理“Ｈ”
に反転する動作を繰り返す。更に、切換制御信号ＥＢは
常に論理“Ｈ”に保持される。
【００２４】したがって、最初の周期ＴH では、水平ス
キャニング信号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ Ｍ
1 〜Ｍn が順次に導通状態となることにより、垂直方向
の第１列目のフォトダイオードＰＤ11〜ＰＤ1nに発生し
た各ピクセル信号δが順次に出力増幅器へ転送され、ピ
クセル毎の電圧のピクセル信号ｅに変換されて、比較器
１４に供給される。比較器１４は、ｅ＞Ｖref のとき論
理“Ｌ”の２値化データＥを出力し、ｅ≦Ｖref のとき
論理“Ｈ”の２値化データＥを出力する。ここで、切換
制御信号ＥＢが論理“Ｈ”、ＭＯＳＦＥＴ ｑ1 ，ｑ2
が共に導通状態なるので、２値化データＥはデータ転送
線Ｌb に転送され、２値化データＥの反転データがデー
タ転送線Ｌa に転送される。更に、ＭＯＳＦＥＴ
Ｎ1a，Ｎ1bが論理“Ｈ”の垂直スキャニング信号ｖ1 に
よって導通状態となっているので、データ転送線Ｌ1a，
Ｌ1bを介して記憶部の第１列目の記憶ビットにこれらの
２値化データが転送される。そして、水平走査回路２２
からの水平スキャニング信号ｈ1 〜ｈn が順次に論理
“Ｈ”と成ることによって、２値化データＥがピクセル
データとして第１列目の記憶ビットに記憶される。
キャニング信号ｈ1 〜ｈn に同期してＭＯＳＦＥＴ Ｍ
1 〜Ｍn が順次に導通状態となることにより、垂直方向
の第１列目のフォトダイオードＰＤ11〜ＰＤ1nに発生し
た各ピクセル信号δが順次に出力増幅器へ転送され、ピ
クセル毎の電圧のピクセル信号ｅに変換されて、比較器
１４に供給される。比較器１４は、ｅ＞Ｖref のとき論
理“Ｌ”の２値化データＥを出力し、ｅ≦Ｖref のとき
論理“Ｈ”の２値化データＥを出力する。ここで、切換
制御信号ＥＢが論理“Ｈ”、ＭＯＳＦＥＴ ｑ1 ，ｑ2
が共に導通状態なるので、２値化データＥはデータ転送
線Ｌb に転送され、２値化データＥの反転データがデー
タ転送線Ｌa に転送される。更に、ＭＯＳＦＥＴ
Ｎ1a，Ｎ1bが論理“Ｈ”の垂直スキャニング信号ｖ1 に
よって導通状態となっているので、データ転送線Ｌ1a，
Ｌ1bを介して記憶部の第１列目の記憶ビットにこれらの
２値化データが転送される。そして、水平走査回路２２
からの水平スキャニング信号ｈ1 〜ｈn が順次に論理
“Ｈ”と成ることによって、２値化データＥがピクセル
データとして第１列目の記憶ビットに記憶される。
【００２５】次の周期ＴH においては、垂直スキャニン
グ信号ｖ2 のみが論理“Ｈ”と成ると共に、水平スキャ
ニング信号ｈ1 〜ｈn が順次に論理“Ｈ”となるので、
受光領域中の第２列目のフォトダイオードＰＤ21〜ＰＤ
2nに発生した各ピクセル信号δが順次に読み出されると
同時に、記憶部中の第２列目の記憶ビットにピクセル信
号δに相当する２値化データＥが記憶される。
グ信号ｖ2 のみが論理“Ｈ”と成ると共に、水平スキャ
ニング信号ｈ1 〜ｈn が順次に論理“Ｈ”となるので、
受光領域中の第２列目のフォトダイオードＰＤ21〜ＰＤ
2nに発生した各ピクセル信号δが順次に読み出されると
同時に、記憶部中の第２列目の記憶ビットにピクセル信
号δに相当する２値化データＥが記憶される。
【００２６】そして、残余の列のフォトダイオードに発
生した各ピクセル信号δも同様に読み出されると同時
に、対応する列の記憶ビットにこれらのピクセル信号δ
に相当する２値化データＥが記憶され、最終列のフォト
ダイオードＰＤm1〜ＰＤmnから読み出された各ピクセル
信号δに相当する２値化データＥが記憶部中の最終列の
記憶ビットに記憶される。
生した各ピクセル信号δも同様に読み出されると同時
に、対応する列の記憶ビットにこれらのピクセル信号δ
に相当する２値化データＥが記憶され、最終列のフォト
ダイオードＰＤm1〜ＰＤmnから読み出された各ピクセル
信号δに相当する２値化データＥが記憶部中の最終列の
記憶ビットに記憶される。
【００２７】次に、図５において、切換制御信号ＥＢが
論理“Ｌ”となることにより、ＭＯＳＦＥＴ ｑ1 ，ｑ
2 が共に非導通状態と成り、垂直走査回路２１と水平走
査回路２２は、図４と同じタイミングの水平スキャニン
グ信号ｈ1 〜ｈn と垂直スキャニング信号ｖ1 〜ｖm を
出力する。したがって、相互に対応関係にあるフォトダ
イオードの各ピクセル信号に相当する２値化データＥと
記憶ビットの各保持データＷが同時に読み出されてＥＸ
ＯＲゲート１５に供給され、排他的論理和のデータＱ’
がラッチ信号ＣＬＫに同期してＤ型フリップフロップ１
８に保持されると共に、そのラッチデータＱが出力され
る。そして、ｍ×ｎ個のフォトダイオードＰＤ11〜ＰＤ
mnからの各ピクセル信号とｍ×ｎ個の記憶ビットからの
保持データについて、各ピクセル毎に排他的論理和の処
理が行われるので、１フレーム画分の差分データがＤ型
フリップフロップ１８から出力されることとなる。
論理“Ｌ”となることにより、ＭＯＳＦＥＴ ｑ1 ，ｑ
2 が共に非導通状態と成り、垂直走査回路２１と水平走
査回路２２は、図４と同じタイミングの水平スキャニン
グ信号ｈ1 〜ｈn と垂直スキャニング信号ｖ1 〜ｖm を
出力する。したがって、相互に対応関係にあるフォトダ
イオードの各ピクセル信号に相当する２値化データＥと
記憶ビットの各保持データＷが同時に読み出されてＥＸ
ＯＲゲート１５に供給され、排他的論理和のデータＱ’
がラッチ信号ＣＬＫに同期してＤ型フリップフロップ１
８に保持されると共に、そのラッチデータＱが出力され
る。そして、ｍ×ｎ個のフォトダイオードＰＤ11〜ＰＤ
mnからの各ピクセル信号とｍ×ｎ個の記憶ビットからの
保持データについて、各ピクセル毎に排他的論理和の処
理が行われるので、１フレーム画分の差分データがＤ型
フリップフロップ１８から出力されることとなる。
【００２８】このようにこの実施例によれば、従来のよ
うにマイクロプロセッサ等のプログラム制御に基いて差
分演算を行うことなく、ピクセル信号の読み出しに同期
して差分データが得られるので、処理速度が大幅に向上
する。又、この実施例では、図３に示す受光領域と記憶
部と水平走査回路と垂直走査回路、及びこれらから出力
される信号を演算処理して差分データを出力するまでの
信号処理部を同一の半導体チップに一体形成したので、
配線密度の向上に伴って小形の画像処理装置を提供する
ことができるようになった。
うにマイクロプロセッサ等のプログラム制御に基いて差
分演算を行うことなく、ピクセル信号の読み出しに同期
して差分データが得られるので、処理速度が大幅に向上
する。又、この実施例では、図３に示す受光領域と記憶
部と水平走査回路と垂直走査回路、及びこれらから出力
される信号を演算処理して差分データを出力するまでの
信号処理部を同一の半導体チップに一体形成したので、
配線密度の向上に伴って小形の画像処理装置を提供する
ことができるようになった。
【００２９】尚、図４に示す処理と図５に示す処理を交
互に繰り返すことによって、２フレーム画分の画像デー
タから１フレーム画分の差分データを逐次に得ることが
できる。但し、これは動作の一例であって、切換制御信
号ＥＢの論理を適宜に制御することによって、ＭＯＳＦ
ＥＴ ｑ1 ，ｑ2 の導通・非導通状態を制御すれば、他
の処理も可能となる。例えば、図４に示す処理を最初の
１フレーム画分の読み出し期間だけ行い、以降は図５に
示す処理を繰り返すようにすれば、最初の１フレーム画
分の読み出し期間に記憶部に記憶された保持データを基
準として、以降に記憶領域の各フォトダイオードから読
み出されるピクセル信号との差分データを得ることがで
きる。この処理を行えば、予め基準となる被写体像に対
応するピクセルデータを基準にして、以降に記憶領域の
各フォトダイオードから読み出される被写体像との差異
を求めるための画像処理を行うことが可能となる。
互に繰り返すことによって、２フレーム画分の画像デー
タから１フレーム画分の差分データを逐次に得ることが
できる。但し、これは動作の一例であって、切換制御信
号ＥＢの論理を適宜に制御することによって、ＭＯＳＦ
ＥＴ ｑ1 ，ｑ2 の導通・非導通状態を制御すれば、他
の処理も可能となる。例えば、図４に示す処理を最初の
１フレーム画分の読み出し期間だけ行い、以降は図５に
示す処理を繰り返すようにすれば、最初の１フレーム画
分の読み出し期間に記憶部に記憶された保持データを基
準として、以降に記憶領域の各フォトダイオードから読
み出されるピクセル信号との差分データを得ることがで
きる。この処理を行えば、予め基準となる被写体像に対
応するピクセルデータを基準にして、以降に記憶領域の
各フォトダイオードから読み出される被写体像との差異
を求めるための画像処理を行うことが可能となる。
【００３０】更に、この実施例では、垂直走査回路２１
と水平走査回路２２にシフトレジスタを適用したが、ラ
ンダムアクセスデコーダを適用することによって、フォ
トダイオードＰＤ11〜ＰＤmnと記憶ビットをランダムに
走査するようにしてもよい。このようにランダムアクセ
スデコーダを適用すれば、所望の画像部分の処理を選択
的に行うことが可能となり、機能の向上を図ることがで
きる。
と水平走査回路２２にシフトレジスタを適用したが、ラ
ンダムアクセスデコーダを適用することによって、フォ
トダイオードＰＤ11〜ＰＤmnと記憶ビットをランダムに
走査するようにしてもよい。このようにランダムアクセ
スデコーダを適用すれば、所望の画像部分の処理を選択
的に行うことが可能となり、機能の向上を図ることがで
きる。
【００３１】
【発明の効果】以上説明したように本発明によれば、受
光領域のフォトダイオード群と記憶部の記憶ビットの走
査を同一のスキャニング信号によって走査するので、記
憶部の各ビットをアドレッシングするための手段を省略
することができ、装置の簡素化を実現することができ
る。又、従来のようなＭＰＵによるプログラム制御によ
らず、フォトダイオード群及び記憶ビットの走査を行う
だけで、ピクセル配列に対応した差分データがＥＸＯＲ
ゲートから出力されるので、処理速度が向上される。
又、切換え手段を切換制御信号に従って制御することに
より、記憶ビットに一旦保持されたデータを何度でも読
出して処理することができることから、信号処理技術へ
の応用範囲が広いという効果を有している。
光領域のフォトダイオード群と記憶部の記憶ビットの走
査を同一のスキャニング信号によって走査するので、記
憶部の各ビットをアドレッシングするための手段を省略
することができ、装置の簡素化を実現することができ
る。又、従来のようなＭＰＵによるプログラム制御によ
らず、フォトダイオード群及び記憶ビットの走査を行う
だけで、ピクセル配列に対応した差分データがＥＸＯＲ
ゲートから出力されるので、処理速度が向上される。
又、切換え手段を切換制御信号に従って制御することに
より、記憶ビットに一旦保持されたデータを何度でも読
出して処理することができることから、信号処理技術へ
の応用範囲が広いという効果を有している。
【図１】本発明による一実施例の構成を示す構成説明図
である。
である。
【図２】一実施例の動作例を説明するためのタイミング
チャートである。
チャートである。
【図３】本発明による他の実施例の構成を示す構成説明
図である。
図である。
【図４】他の実施例の動作例を説明するためのタイミン
グチャートである。
グチャートである。
【図５】他の実施例の動作例を更に説明するためのタイ
ミングチャートである。
ミングチャートである。
【図６】従来の画像処理装置の構成を示すブロック図で
ある。
ある。
１０…受光領域、１１…水平走査回路、１２…増幅器、
１３…ＭＯＳＦＥＴ、１４…比較器、１５…ＥＸＯＲゲ
ート、１６…インバータ、１７…センスアンプ、１８…
Ｄ型フリップフロップ、１９…ＯＲゲート、２０…記憶
部、２１…垂直走査回路、２２…水平走査回路、Ｍ1 〜
Ｍn ，ｑ1 ，ｑ2 ，ｑ1a〜ｑnb，ｍ11〜ｍmn，Ｎ1a〜Ｎ
mb，ｑ11a 〜ｑmnb …ＭＯＳＦＥＴ、Ｃ…容量素子、Ｌ
o …水平信号読出線、Ｖ1 〜Ｖn …垂直信号読出線、Ｇ
1a〜Ｇnb，Ｇ11a 〜Ｇmnb …インバータ。
１３…ＭＯＳＦＥＴ、１４…比較器、１５…ＥＸＯＲゲ
ート、１６…インバータ、１７…センスアンプ、１８…
Ｄ型フリップフロップ、１９…ＯＲゲート、２０…記憶
部、２１…垂直走査回路、２２…水平走査回路、Ｍ1 〜
Ｍn ，ｑ1 ，ｑ2 ，ｑ1a〜ｑnb，ｍ11〜ｍmn，Ｎ1a〜Ｎ
mb，ｑ11a 〜ｑmnb …ＭＯＳＦＥＴ、Ｃ…容量素子、Ｌ
o …水平信号読出線、Ｖ1 〜Ｖn …垂直信号読出線、Ｇ
1a〜Ｇnb，Ｇ11a 〜Ｇmnb …インバータ。
Claims (4)
- 【請求項１】 一次元配列されたピクセル群に相当する
フォトダイオード群と、 各々のフォトダイオードと信号読出線との間に介在され
たスイッチング素子群と、 各々のスイッチング素子の導通・非導通を選択的に制御
するスキャニング信号を出力することにより、フォトダ
イオードに発生したピクセル信号を導通状態のスイッチ
ング素子を介して信号読出線に転送させる水平走査回路
と、 上記フォトダイオード群と同数の記憶ビットを有し、上
記水平走査回路が出力するスキャニング信号で指定され
る記憶ビットにデータの書き込み又は読み出しを行う記
憶部と、 上記信号読出線の終端に接続され、該信号読出線のピク
セル信号を電圧のピクセル信号に変換する出力増幅器
と、 上記出力増幅器から出力される電圧のピクセル信号を所
定の閾値電圧と比較することによってピクセル毎の２値
化データに変換する比較器と、 比較器から出力される２値化データを切換制御信号に基
いて上記記憶部へ転送又は非転送し、転送時に２値化デ
ータを記憶部に書き込ませ、非転送時にデータ読み出し
を行わせる切換手段と、 比較器から出力される２値化データと記憶部から出力さ
れるデータとを排他的論理和演算するＥＸＯＲゲート
と、 を具備することを特徴とする画像処理装置。 - 【請求項２】 水平方向と垂直方向にマトリクス状に二
次元配列されたピクセル群に相当するフォトダイオード
群と、 垂直方向に配列されているフォトダイオード群に対応し
て設けられた垂直信号読出線群と、 各々のフォトダイオードに対応する垂直信号読出線との
間に介在された第１のスイッチング素子群、 各々の垂直信号読出線の終端と水平信号読出線との間に
介在された第２のスイッチング素子群と、 上記第１のスイッチング素子群の水平方向に配列されて
いるスイッチング素子毎に導通・非導通を選択的に制御
する垂直スキャニング信号を出力することにより、フォ
トダイオードに発生したピクセル信号を導通状態のスイ
ッチング素子を介して垂直信号読出線に転送させる垂直
走査回路と、 上記第２のスイッチング素子群のスイッチング素子毎に
導通・非導通を選択的に制御する水平スキャニング信号
を出力することにより、上記垂直信号読出線のピクセル
信号を導通状態のスイッチング素子を介して水平信号読
出線に転送させる水平走査回路と、 上記フォトダイオード群と同数の記憶ビットを有し、上
記垂直走査回路と水平走査回路が出力するスキャニング
信号で指定される記憶ビットにデータの書き込の又は読
み出しを行う記憶部と、 上記水平信号出力線の終端に接続され、該水平信号読出
線のピクセル信号を電圧のピクセル信号に変換する出力
増幅器と、 上記出力増幅器から出力される電圧のピクセル信号を所
定の閾値電圧と比較することによってピクセル毎の２値
化データに変換する比較器と、 比較器から出力される２値化データを切換制御信号に基
いて上記記憶部へ転送又は非転送し、転送時に２値化デ
ータを記憶部に書き込ませ、非転送時にデータ読み出し
を行わせる切換え手段と、 比較器から出力される２値化データと記憶部から出力さ
れるデータとを排他的論理和演算するＥＸＯＲゲート
と、を具備することを特徴とする画像処理装置。 - 【請求項３】 前記水平走査回路又は垂直走査回路が、
シフトレジスタから成ることを特徴とする請求項１又は
請求項２の画像処理装置。 - 【請求項４】 前記水平走査回路又は垂直走査回路が、
ランダムアクセスデコーダから成ることを特徴とする請
求項１又は請求項２の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246461A JP2683189B2 (ja) | 1992-09-16 | 1992-09-16 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246461A JP2683189B2 (ja) | 1992-09-16 | 1992-09-16 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696215A true JPH0696215A (ja) | 1994-04-08 |
| JP2683189B2 JP2683189B2 (ja) | 1997-11-26 |
Family
ID=17148775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246461A Expired - Fee Related JP2683189B2 (ja) | 1992-09-16 | 1992-09-16 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2683189B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096485A (ja) * | 2005-09-27 | 2007-04-12 | Hamamatsu Photonics Kk | 固体撮像装置 |
| US8537258B2 (en) | 2007-02-28 | 2013-09-17 | Hamamatsu Photonics K.K. | Solid-state imaging device with transimpedance and integrating circuits |
| WO2016152510A1 (ja) * | 2015-03-23 | 2016-09-29 | ソニー株式会社 | イメージセンサ、処理方法、及び、電子機器 |
-
1992
- 1992-09-16 JP JP4246461A patent/JP2683189B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096485A (ja) * | 2005-09-27 | 2007-04-12 | Hamamatsu Photonics Kk | 固体撮像装置 |
| US8537258B2 (en) | 2007-02-28 | 2013-09-17 | Hamamatsu Photonics K.K. | Solid-state imaging device with transimpedance and integrating circuits |
| WO2016152510A1 (ja) * | 2015-03-23 | 2016-09-29 | ソニー株式会社 | イメージセンサ、処理方法、及び、電子機器 |
| JPWO2016152510A1 (ja) * | 2015-03-23 | 2018-01-11 | ソニー株式会社 | イメージセンサ、処理方法、及び、電子機器 |
| US10666886B2 (en) | 2015-03-23 | 2020-05-26 | Sony Corporation | Image sensor, processing method, and electronic device for suppressing deterioration in image quality |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2683189B2 (ja) | 1997-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12556838B2 (en) | Dynamic vision sensor architecture | |
| EP1003330B1 (en) | Imaging system | |
| JPH01157175A (ja) | インテリジェントスキャン撮像センサ及び画像の走査方法 | |
| EP0867833B1 (en) | Apparatus for processing two-dimensional information | |
| US6903772B1 (en) | Image sensor | |
| JP2683189B2 (ja) | 画像処理装置 | |
| US4945418A (en) | Solid state image pickup apparatus with charge storage device | |
| CN113612948B (zh) | 读出电路及图像传感器 | |
| JP2728832B2 (ja) | 画像読取装置 | |
| JP4396023B2 (ja) | 固体撮像装置およびその駆動方法 | |
| US7218350B2 (en) | Image sensor with digital output and inherent pixel non-uniformity suppression | |
| JP3914655B2 (ja) | 固体撮像装置 | |
| JP2601651B2 (ja) | 測距装置 | |
| JPS61193579A (ja) | 固体撮像装置の画素位置認識方法 | |
| JP3453896B2 (ja) | ２値化回路、これを有する固体撮像装置及びこれを用いたバーコード読取り装置 | |
| JPS63286075A (ja) | 撮像装置 | |
| JPS61290582A (ja) | 画像入力装置 | |
| JPH11196338A (ja) | 固体撮像装置 | |
| JPH0477171A (ja) | リニアイメージセンサ | |
| JPH0634376U (ja) | 画像処理装置 | |
| JPH0554131A (ja) | １次元画像処理装置 | |
| JPH05236353A (ja) | 二次元イメージセンサの駆動方法 | |
| JPH0666853B2 (ja) | イメージスキャナ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |