JPH0697108A - Ｍｏｓトランジスタおよびその金属層とシリコン層の界面に導電拡散障壁を形成する方法 - Google Patents

Ｍｏｓトランジスタおよびその金属層とシリコン層の界面に導電拡散障壁を形成する方法

Info

Publication number
JPH0697108A
JPH0697108A JP3330883A JP33088391A JPH0697108A JP H0697108 A JPH0697108 A JP H0697108A JP 3330883 A JP3330883 A JP 3330883A JP 33088391 A JP33088391 A JP 33088391A JP H0697108 A JPH0697108 A JP H0697108A
Authority
JP
Japan
Prior art keywords
interface
diffusion barrier
layer
metal layer
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3330883A
Other languages
English (en)
Inventor
Bernard Vuillermoz
ベルナール・ヴイレルモ
Mouloud Bakli
モウラウド・バクリ
Alain Straboni
アラン・ストラボニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
France Telecom R&D SA
Original Assignee
France Telecom SA
Centre National dEtudes des Telecommunications CNET
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by France Telecom SA, Centre National dEtudes des Telecommunications CNET filed Critical France Telecom SA
Publication of JPH0697108A publication Critical patent/JPH0697108A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0215—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned selective metal deposition simultaneously on gate electrodes and the source regions or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/418—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H10P14/43—Chemical deposition, e.g. chemical vapour deposition [CVD]
    • H10P14/432—Chemical deposition, e.g. chemical vapour deposition [CVD] using selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4437—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal
    • H10W20/4441—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal the principal metal being a refractory metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/694—Inorganic materials composed of nitrides
    • H10P14/6943—Inorganic materials composed of nitrides containing silicon
    • H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【構成】 金属コンタクト／Ｓｉ界面を５分以上窒素主
体のプラズマにさらして５００℃以上の温度にし、界面
と導電拡散障壁からなる複合層を中立の雰囲気中でアニ
ール処理し、窒素を除去する。 【効果】 金属コンタクトが高い温度にさらされても、
界面の導電拡散障壁を良好に維持できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
およびこれに関連するトランジスタの金属層とシリコン
層の界面に導電拡散障壁を形成する方法に関するもので
ある。
【０００２】
【従来の技術】集積回路、特に、ＭＯＳトランジスタの
製造技術分野において、集積回路の種々の領域、特に、
金属コンタクトと半導体物質の界面での物理化学的性質
を安定化する必要性が増大してきている。この技術分野
における近年の開発において、これらのトランジスタの
ソース、ゲート、ドレイン領域との電気的コンタクトを
提供するためのコンタクト金属として、タングステンな
どの金属を用いることが提案されている。ソース、ゲー
トおよびドレイン領域上への対応金属層の形成は、通
常、化学蒸着法（ＣＶＤ）を用い、タングステンの選択
的堆積による金属被覆（メタライゼーション）手段によ
ってなされている。
【０００３】このような技術は種々の利点を有してお
り、上述の選択的堆積は、ＳＰＥＣＴＲＵＭ、ＴＥＧＡ
Ｌなどの企業によってフランスで販売されている工業機
械等、適当な機械手段により、通常の作業上の注意を払
えば、容易になし遂げることができる。さらに、上述の
真空蒸着によれば、前記手段を操作している間、シリコ
ンの消費を制御することが可能である。
【０００４】タングステンは、それ自身８μオーム・ｃ
ｍ程度の優れた抵抗値を有している。このため、トラン
ジスタあるいはこれに関連するトランジスタの種々の領
域に電気的接続を形成するために、当然、これが選択さ
れることになる。この材料は、また、上述の領域の被覆
に高い適合性を与えるものであり、対応する電気的コン
タクトに、良好な機械的および電気的な均質性をもたら
すものである。しかしながら、選択された堆積金属がタ
ングステンである場合、この金属層とシリコン層の界面
はタングステンとシリコン分子との間に良好な拡散障壁
を構成するけれども、この選択金属が高い温度にさらさ
れたときには、このようなことにはならず、前記選択の
利益を実質的に減少させることになる。
【０００５】タングステンを選択した場合の主な欠点
は、７００℃以上の温度でタングステンシリサイドＷＳ
ｉ2 を形成するための、この金属層とシリコン層との反
応性にあると思われる。その結果、これはＷＳｉ2 とＳ
ｉの界面を粗く形成することによって、抵抗率および接
続コンタクト抵抗の増加、および関連領域の接合部から
のシリコンの消費を引き起こすことになる。特に、最近
の研究（「真空技術工業の研究および開発」１９８３年
３月、１４１〜１４７ページ参照）によれば、Ａｌ／Ｗ
／Ｓｉ構造の安定性についてのレポートがなされてい
る。しかしながら、これによると、５００℃程度の温度
に限定されている。このような安定性は単一金属層の集
積回路、すなわち、単層配線を持つ集積回路にとっては
充分である。しかしながら、Ｗ／Ｓｉ界面が９５０℃で
金属間絶縁体のフロー段階（flowing stage)にあるよう
な最近の２重金属層の集積回路にとっては適切であると
はいえない。
【０００６】
【本発明が解決しようとする課題】本発明の目的は、Ｍ
ＯＳトランジスタの金属層とシリコン層の界面に導電拡
散障壁を製造する方法を実施することによって前述の欠
点を克服することにある。本発明の他の目的は、この方
法の実施、特に、金属層としてタングステンが用いられ
る場合にこの方法を実施することにある。本発明のさら
に他の目的は、最終的に、ソース領域、ゲート領域、ド
レイン領域のコンタクト金属層とシリコン層の界面に、
導電拡散障壁を有するＭＯＳトランジスタを提供するこ
とにある。
【０００７】
【課題を解決するための手段及び作用】上記課題を解決
するために、本発明の集積回路の金属層とシリコン層の
界面に導電拡散障壁を製造する方法は、界面を構成する
金属を選択的に堆積した後、集積回路の金属層とシリコ
ン層の前記界面に導電拡散障壁を形成する方法におい
て、前記方法が、前記界面に前記拡散障壁を形成する窒
化シリコン層を生じるように、前記界面を少なくとも５
分間窒素主体のプラズマにさらして５００℃以上の温度
にするものである。前記界面および拡散障壁からなる複
合層は、前の工程で金属層内に導入された窒素を除去す
るため、中立の雰囲気（neutral atmosphere)中でアニ
ール処理が施される。
【０００８】本発明の集積回路型ＭＯＳトランジスタ
は、ｎ型あるいはｐ型のシリコン基板上に、ソース領
域、絶縁されたゲート領域、前記シリコン基板とは逆の
ｐ型あるいはｎ型のドレイン領域を有し、これらの領域
の各々が、その自由表面に前記ＭＯＳトランジスタおよ
びそのコンタクトを形成する金属層を有する集積回路型
ＭＯＳトランジスタにおいて、前記トランジスタが、前
記ソース領域、ゲート領域、ドレイン領域のそれぞれの
位置に、窒化シリコンからなる導電拡散障壁を有してお
り、この導電拡散障壁が、ソース領域、ゲート領域、ド
レイン領域のそれぞれとこれらを覆う対応金属層との間
に、結合し保護する界面を形成するようにしたものであ
る。
【０００９】
【実施例】本発明の要旨を構成する方法およびこれに関
連するトランジスタは、集積回路産業分野において種々
の応用が可能である。本発明の方法およびＭＯＳトラン
ジスタについての詳細は、明細書の説明および図面を参
照することによって理解されるであろう。
【００１０】図１は、本発明の方法を実施するための本
質的なステップａ），ｂ），ｃ），ｄ）を示すものであ
る。図２は、本発明による２層の金属層のＭＯＳトラン
ジスタを示す断面図である。以下、本発明の要旨となる
ＭＯＳトランジスタの金属層とシリコン層の界面に導電
拡散障壁を形成するプロセスの実施方法を、図１を参照
して説明する。
【００１１】図１において、ａ）にはＭＯＳトランジス
タおよびそれを構成する領域の断面が示されている。ｎ
型あるいはｐ型のシリコン基板に形成された上記ＭＯＳ
トランジスタを構成する集積回路において、ソース領域
Ｓ、ＳｉＯ2タイプの絶縁作用によって絶縁されるタイ
プのゲート領域Ｇ、およびドレイン領域が設けられてい
る。このソース領域およびドレイン領域は、それぞれ半
導体基板とは逆のｐ型あるいはｎ型の半導体であること
に注意すべきである。図１のａ）には、上記ＭＯＳトラ
ンジスタの領域上に対応コンタクトを形成するため、金
属層を選択的に堆積する前の状態の断面図が示されてい
る。一般的に、この堆積を施すために選択される金属
は、限定されるものではないが、タングステンＷであ
る。
【００１２】図１のｂ）は、金属、すなわちタングステ
ンを選択的に堆積した後の前述のものと同一のＭＯＳト
ランジスタを示すものである。この選択的堆積は、もち
ろん前述の所定の領域上に、すなわち、ＳｉＯ2絶縁領
域上でなく、シリコン領域上になされる。上記金属の堆
積は、ソースＳ、ゲートＧ、およびドレインＤ領域のコ
ンタクトを構成する。このようにして、所定のソース、
ゲート、およびドレイン上への各金属の堆積は、金属と
シリコンタイプの界面を形成する。
【００１３】本発明の方法によれば、図１Ｃ）に示され
ているように、前記界面を少なくとも５分間窒素主体の
プラズマにさらして、５００℃以上の温度にする。この
ような実施方法によれば、上記界面の位置に、所望の導
電拡散障壁を構成する窒化シリコン層を形成することが
可能となる。限定される実施例ではないが、図１のｃ）
に示されるように、前述のｂ）に示された集積回路がプ
ラズマ炉の中に置かれ、基板および処理されるべき金属
層とシリコン層の界面の複合体が、加熱手段（図示せ
ず）によって５００℃以上の温度に維持される。
【００１４】言うまでもなく、プラズマは従来技術によ
り作ることができるものであり、このプラズマは本質的
に窒素主体のものである。もちろん、上記プラズマは純
窒素Ｎ2プラズマにより構成することができるし、ま
た、アンモニアＮＨ3プラズマにより構成することもで
きる。純窒素Ｎ2プラズマを用いて行なう場合には、処
理されるべきＭＯＳトランジスタの金属とシリコンの界
面は、前記のような窒素プラズマに、たとえば１０分間
さらされる。さらに、この界面は、好ましくは約２ｎｍ
の厚さの拡散障壁用窒化シリコン層を形成するために、
この間、たとえば７００℃の温度に置かれる。
【００１５】本発明の方法は、図１のステップｃ）の
後、この工程ｃ）でメタル内に導入される窒素を除去す
るため、前記界面およびＭＯＳトランジスタの各領域に
おける拡散障壁からなる複合層に、中立の雰囲気の下で
アニール処理を施す工程からなっている。アニール処理
は、本質的に、問題のＭＯＳトランジスタの各領域に堆
積された金属から、特にタングステンが選択されたとき
にはタングステンから、窒素を効果的に除去するために
行なうものであり、このため、前記中立の雰囲気として
は、窒素以外であっても非酸化性のどのようなガス雰囲
気により構成することも可能である。
【００１６】図１のｄ）に示されているように、この集
積回路は、たとえば低圧のアルゴンガスが導入された密
閉容器、たとえば密閉された炉の中に置くことができ
る。さらに、限定されるものではないが、この中立の雰
囲気は単純に真空によって得ることもできる。また、窒
素の除去がこのように完全に満足できる条件の下になさ
れている限り、特に、後者の溶液は効果があると思われ
る。窒素ガスは、このように密閉容器を真空下に置くこ
とにより、このシステムによって吸収される。このシス
テムは図１には開示されていない。図１のｄ）の場合、
アニール温度は、たとえば８５０℃に等しいように選ぶ
ことができる。
【００１７】本発明の方法によれば、図１について前述
したように、２ｎｍ程度の窒化シリコンＳｉ3Ｎ4層を形
成することができる。これは、シリコンの金属層への拡
散を、特に、タングステンＷへの拡散を防ぎ、タングス
テンシリサイドあるいは金属シリサイドの形成を防ぐ効
果がある。さらに、窒化シリコンＳｉ3Ｎ4層である拡散
障壁層は、抵抗率および金属層とシリコン層の界面の全
抵抗を増加することなく、導電性を確保するため充分薄
くなっている。実際、前述のように、真空アニール処理
がたとえば８５０℃でなされ、金属、すなわち、タング
ステンに導入された窒素を除去し、タングステンの抵抗
率を始めの状態に戻すことが可能となることに注意すべ
きである。
【００１８】本発明の方法は、さらにマスクを追加して
用いない限り、特に効果がある。本発明の方法は、特に
よく適合した方法で実施され、作用することができるよ
うな機械、たとえば、ＵＮＡＮＯＳという名で設計され
た産業機械により実施することができる。このような機
械については、ヨーロッパ出願番号ＥＰ８４，４０２，
３１９により詳細に記載されている。図１に関し前述し
たような本発明の方法の実施例は、タングステンなどの
堆積金属の厚さがほぼ１００ｎｍであるような金属層と
シリコン層の界面の処理についてなされた実験条件に対
応している。
【００１９】以下、図２に基づいて、本発明による集積
回路タイプのＭＯＳトランジスタの説明がより詳細にな
される。図２は、ソース、ゲート、およびドレイン領域
が配列された面を含むＭＯＳトランジスタの縦断面図を
示すものである。このＭＯＳトランジスタは、ｎ型ある
いはｐ型のシリコン基板上に、ソース領域Ｓ、酸化シリ
コンＳｉＯ2で作られた支持体の作用により絶縁された
ゲート領域Ｇ、およびドレイン領域Ｄとからなってい
る。このソース領域Ｓとドレイン領域Ｄは、基板のそれ
とは逆のｐ型あるいはｎ型の半導体である。各領域はそ
の自由表面に、ソース、ゲート、およびドレイン領域の
それぞれに対応する金属層１Ｓ，１Ｇ，１Ｄ、ＭＯＳト
ランジスタを構成する複合層、およびその接続とを有し
ている。ここで、ＬＯＣＯＳは、酸化シリコンＳｉＯ2
で作られた領域を示している。
【００２０】図２にさらに示されているように、本発明
のトランジスタは、前記ソース領域Ｓ、ゲート領域Ｇ、
ドレイン領域Ｄのそれぞれの位置に、導電拡散障壁２
Ｓ，２Ｇ，２Ｄを有している。各々の導電拡散障壁２
Ｓ，２Ｇ，２Ｄは窒化シリコンから作られており、ソー
ス領域Ｓ、ゲート領域Ｇ、ドレイン領域Ｄのそれぞれと
これらを覆う対応金属層１Ｓ，１Ｇ，１Ｄとの間に、結
合し保護する界面を形成している。
【００２１】限定するものではないが、各々の導電拡散
障壁２Ｓ，２Ｇ，２Ｄは２ｎｍ程度の厚さを有している
ことが好ましい。また、コンタクトを提供する金属、お
よび金属層とシリコン層の界面を構成する金属として、
タングステンを選択すればより効果を上げることができ
る。これは、コンタクト領域を形成するために、前述の
金属の優れた特性を用いることを可能とする。
【００２２】言うまでもなく、図２の場合において、示
されているＭＯＳトランジスタは２重金属層である。す
なわち、これは、図２の金属１、金属２からなり、接続
界面１Ｓ，２Ｓ，１Ｇ，２Ｇ，１Ｄ，２Ｄに重なってい
る２層の配線層を有するトランジスタである。
【００２３】従来の方法においては、金属層あるいは金
属部品、２層の配線層の金属１および金属２を絶縁する
ために設けられる酸化シリコンは、フロー(flowing)が
施されている。本発明の方法によれば、タングステン接
続を持つ２重金属層の集積回路を製造することができ
る。ここで、タングステンとシリコンの界面は、金属間
絶縁体あるいは対応する酸化シリコンのフロー工程の
間、７５０〜９５０℃程度の温度にさらされる。これに
より、７００℃以上の温度でタングステンシリサイドを
形成するＷ／Ｓｉマイグレーションを生じることはな
い。
【００２４】
【発明の効果】先行技術においては、窒化チタンの中間
層を堆積することが提案されているが、このような方法
はさらに余分にマスクを使用するものであるため、その
作用効果は劣っていると思われる。本発明の方法は、上
述の従来技術による欠点を減少させるように、先行技術
による他の方法と区別される限り、特に優れた効果を奏
するものである。
【図面の簡単な説明】
【図１】本発明の方法を実施するための本質的なステッ
プａ），ｂ），ｃ），ｄ）を示す縦断面図である。
【図２】図２は、本発明による２層の金属層のＭＯＳト
ランジスタを示す縦断面図である。 Ｓ…ソース領域 Ｇ…ゲート領域 Ｄ…ドレイン領域 １Ｓ…金属層 １Ｇ…金属層 １Ｄ…金属層 ２Ｓ…導電拡散障壁 ２Ｇ…導電拡散障壁 ２Ｄ…導電拡散障壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・ストラボニ フランス・38320・アイブン・リュ・スタ ンダル・13

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 界面を構成する金属を選択的に堆積した
    (b)後、集積回路の金属層とシリコン層の前記界面に導
    電拡散障壁を形成する方法において、 前記方法が、 前記界面に前記拡散障壁を形成する窒化シリコン層を生
    じるように、前記界面を少なくとも５分間窒素主体のプ
    ラズマにさらして(c)５００℃以上の温度にする工程
    と、 前記界面および拡散障壁からなる複合層を、前の工程で
    金属層内に導入された窒素を除去するため、不活性な雰
    囲気中でアニール処理を行なう工程(d)とからなること
    を特徴とする集積回路の金属層とシリコン層の前記界面
    に導電拡散障壁を形成する方法。
  2. 【請求項２】 窒素主体のプラズマが純窒素プラズマで
    あることを特徴とする請求項１記載の方法。
  3. 【請求項３】 窒素主体のプラズマがアンモニアプラズ
    マであることを特徴とする請求項１記載の方法。
  4. 【請求項４】 前記界面は少なくとも１０分間窒素プラ
    ズマにさらされ、前記拡散障壁を形成するほぼ２ｎｍの
    厚さを持つ窒化シリコン層を作り出すため、少なくとも
    ７００℃の温度にすることを特徴とする請求項１記載の
    方法。
  5. 【請求項５】 前記アニール処理を行なう工程(d)が真
    空中で行なわれ、前記複合層は約８５０℃程度の温度に
    さらされることを特徴とする請求項１記載の方法。
  6. 【請求項６】 ｎ型あるいはｐ型のシリコン基板上に、
    ソース領域(S)、絶縁されたゲート領域(G)、前記シリコ
    ン基板とは逆のｐ型あるいはｎ型のドレイン領域(D)を
    有し、これらの領域の各々が、その自由表面に前記ＭＯ
    Ｓトランジスタおよびそのコンタクトを形成する金属層
    （１Ｓ，１Ｇ，１Ｄ）を有する集積回路型ＭＯＳトラン
    ジスタにおいて、 前記トランジスタが、前記ソース領域(S)、ゲート領域
    (G)、ドレイン領域(D)のそれぞれの位置に、窒化シリコ
    ンからなる導電拡散障壁（２Ｓ，２Ｇ，２Ｄ）を有して
    おり、この導電拡散障壁が、ソース領域(S)、ゲート領
    域(G)、ドレイン領域(D)のそれぞれとこれらを覆う対応
    金属層（１Ｓ，１Ｇ，１Ｄ）との間に、結合し保護する
    界面を形成することを特徴とする集積回路型ＭＯＳトラ
    ンジスタ。
  7. 【請求項７】 前記導電拡散障壁（２Ｓ，２Ｇ，２Ｄ）
    が約２ｎｍの厚さを有していることを特徴とする請求項
    ６記載のＭＯＳトランジスタ。
  8. 【請求項８】 前記金属層がタングステンにより形成さ
    れていることを特徴とする請求項６記載のＭＯＳトラン
    ジスタ。
JP3330883A 1990-12-13 1991-12-13 Ｍｏｓトランジスタおよびその金属層とシリコン層の界面に導電拡散障壁を形成する方法 Withdrawn JPH0697108A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9015615A FR2670605B1 (fr) 1990-12-13 1990-12-13 Procede de realisation d'une barriere de diffusion electriquement conductrice a l'interface metal/silicium d'un transistor mos et transistor correspondant.
FR9015615 1990-12-13

Publications (1)

Publication Number Publication Date
JPH0697108A true JPH0697108A (ja) 1994-04-08

Family

ID=9403196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3330883A Withdrawn JPH0697108A (ja) 1990-12-13 1991-12-13 Ｍｏｓトランジスタおよびその金属層とシリコン層の界面に導電拡散障壁を形成する方法

Country Status (4)

Country Link
US (1) US5300455A (ja)
EP (1) EP0490761A1 (ja)
JP (1) JPH0697108A (ja)
FR (1) FR2670605B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239019A (ja) * 2008-03-27 2009-10-15 Seiko Epson Corp 半導体装置及びその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002061B1 (ko) * 1992-10-05 1996-02-10 삼성전자주식회사 반도체 장치의 배선층 형성방법
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
US5700699A (en) * 1995-03-16 1997-12-23 Lg Electronics Inc. Method for fabricating a polycrystal silicon thin film transistor
US5733816A (en) * 1995-12-13 1998-03-31 Micron Technology, Inc. Method for depositing a tungsten layer on silicon
JP2874626B2 (ja) * 1996-01-23 1999-03-24 日本電気株式会社 半導体装置の製造方法
US5618756A (en) * 1996-04-29 1997-04-08 Chartered Semiconductor Manufacturing Pte Ltd. Selective WSix deposition
US5705417A (en) * 1996-06-19 1998-01-06 Vanguard International Semiconductor Corporation Method for forming self-aligned silicide structure
US5801098A (en) * 1996-09-03 1998-09-01 Motorola, Inc. Method of decreasing resistivity in an electrically conductive layer
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US6124189A (en) * 1997-03-14 2000-09-26 Kabushiki Kaisha Toshiba Metallization structure and method for a semiconductor device
US6080665A (en) * 1997-04-11 2000-06-27 Applied Materials, Inc. Integrated nitrogen-treated titanium layer to prevent interaction of titanium and aluminum
US6724088B1 (en) * 1999-04-20 2004-04-20 International Business Machines Corporation Quantum conductive barrier for contact to shallow diffusion region
JP2002093743A (ja) * 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US6509282B1 (en) * 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
KR100418569B1 (ko) * 2001-12-10 2004-02-14 주식회사 하이닉스반도체 단원자층증착을 이용한 고유전체 박막 형성방법
US6797620B2 (en) * 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
KR100596489B1 (ko) * 2004-06-28 2006-07-03 삼성전자주식회사 금속배선을 갖는 반도체 장치 및 이의 제조방법
US20060189167A1 (en) * 2005-02-18 2006-08-24 Hsiang-Ying Wang Method for fabricating silicon nitride film
JP5161911B2 (ja) * 2010-03-25 2013-03-13 株式会社東芝 抵抗変化メモリ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847111A (en) * 1988-06-30 1989-07-11 Hughes Aircraft Company Plasma-nitridated self-aligned tungsten system for VLSI interconnections

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239019A (ja) * 2008-03-27 2009-10-15 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP0490761A1 (fr) 1992-06-17
FR2670605B1 (fr) 1993-04-09
US5300455A (en) 1994-04-05
FR2670605A1 (fr) 1992-06-19

Similar Documents

Publication Publication Date Title
JPH0697108A (ja) Ｍｏｓトランジスタおよびその金属層とシリコン層の界面に導電拡散障壁を形成する方法
KR100530401B1 (ko) 저저항 게이트 전극을 구비하는 반도체 장치
KR960023218A (ko) 확산방지용 금속층 형성방법
JPH05190493A (ja) 選択的に（１１１） 結晶配向を有するＴｉＮ バリヤー層の形成方法
JPS63127551A (ja) 半導体装置の製造方法
JPS6060720A (ja) 半導体デバイス作成方法
JPS61203636A (ja) 耐熱金属シリサイド層の形成方法
JP3626773B2 (ja) 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法
JPH0370137A (ja) 半導体集積回路内の素子連結用金属配線層およびその製造方法
JP2004128501A (ja) 表面保護によるニッケルシリサイド−窒化ケイ素の接着性の改良
JPH10335657A (ja) 半導体装置の製造方法
CA1238429A (en) Low resistivity hillock free conductors in vlsi devices
US5528081A (en) High temperature refractory metal contact in silicon integrated circuits
JPH04267359A (ja) 配線形成方法
JP2522924B2 (ja) 金属シリサイド膜の形成方法
JPH0194657A (ja) 半導体装置用電極・配線
US5350711A (en) Method of fabricating high temperature refractory metal nitride contact and interconnect structure
KR100431309B1 (ko) 반도체디바이스의금속배선형성방법
JP3017810B2 (ja) 半導体装置の製造方法
JPS6011817B2 (ja) 半導体装置の製造方法
KR20030071799A (ko) 반도체 소자의 도핑 영역 접촉 방법
JPH01309356A (ja) 半導体装置の配線構造およびその形成方法
KR930011121A (ko) 반도체 장치의 제조방법
JP2000260869A (ja) 半導体装置及びその製造方法
JPH02231767A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990311