JPH0697110A - 半導体集積回路装置の形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置において、ゲート材とし
てチタン珪化膜５Ｂ，６Ｃを採用するとともに、前記チ
タン珪化膜５Ｂ，６Ｃの酸素の混入に基づく抵抗の増大
を防止する。 【構成】 半導体集積回路装置の形成方法において、半
導体領域６Ｂ又は珪素膜５Ａの表面上を含む全面にチタ
ン膜６０を堆積し、前記チタン膜６０の表面上の全面に
耐酸化性のマスク７０を形成し、シリサイド化アニール
を行い、前記半導体領域６Ｂの珪素又は珪素膜５Ａの珪
素とチタン膜６０のチタンとを反応させ、選択的にチタ
ン珪化膜６Ｃ又は５Ｂを形成し、この後、未反応のチタ
ン膜６０を選択的に除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体集積回路装置のシリサイド化技術に
適用して有効な技術に関する。

【０００２】

【従来の技術】ＭＯＳＩＣ，ＭＯＳＬＳＩ等の半導体集
積回路装置はＭＯＳＦＥＴを主体として回路システムが
構成される。ＭＯＳＦＥＴはチャネル形成領域、ソース
領域及びドレイン領域として使用される一対の半導体領
域、ゲート絶縁膜及びゲート電極を主な構成要素として
構成される。このＭＯＳＦＥＴの一対の半導体領域は単
結晶珪素からなる半導体基板の活性領域の主面部に形成
される。ゲート電極は前記半導体基板の活性領域の主面
上にゲート絶縁膜を介在して形成される。ゲート電極
は、半導体製造プロセスの高温度に耐える所謂ゲート材
として、一般に多結晶珪素膜が使用される。

【０００３】最近、回路システムの動作速度の高速化の
要求に基づき、ＭＯＳＦＥＴのスイッチング動作速度の
高速化がなされている。このスイッチング動作速度の高
速化に最適な技術として、ＭＯＳＦＥＴの一対の半導体
領域の表面及びゲート電極の表面に同一製造工程におい
て珪素に比べて比抵抗が小さいシリサイド層を形成す
る、サリサイド化技術がある。

【０００４】このサリサイド化技術は、通常、以下の製
造工程を備える。

【０００５】まず、ＭＯＳＦＥＴの一対の半導体領域及
びゲート電極の多結晶珪素膜を形成する。

【０００６】次に、前記一対の半導体領域の表面上及び
多結晶珪素膜の表面上を含む半導体基板の全面に高融点
金属膜のうちのＭｏ膜、Ｗ膜、貴金属膜であるＰｔのい
ずれかの金属膜を堆積する。これらの金属膜は、製造プ
ロセスにおいて化学的な安定性に優れかつ製造プロセス
において高温度に耐え、ゲート材として最適な材料とし
て一般的に広く使われている。

【０００７】次に、窒素ガスを主成分とする雰囲気中、
約６００〜８００〔℃〕の高温度でシリサイド化アニー
ルが行われる。このシリサイド化アニールにより、前記
一対の半導体領域の珪素と金属膜の金属とが反応し、一
対の半導体領域の表面上に金属珪化膜が形成されるとと
もに、前記多結晶珪素膜の珪素と金属膜の金属とが反応
し、多結晶珪素膜の表面上に金属珪化膜が形成される。

【０００８】次に、前記金属珪化膜が形成された領域以
外の未反応の金属膜を選択的に除去する。

【０００９】

【発明が解決しようとする課題】本発明者が着手してい
る基礎研究の結果、前述のサリサイド化技術において、
高融点金属膜のうちのＴｉ膜で形成されるＴｉＳｉ₂ 膜
（チタン珪化膜）は、Ｍｏ膜で形成されるＭｏＳｉ₂ 膜
やＷ膜で形成されるＷＳｉ₂ 膜に比べて低い比抵抗が得
られることが判明した。ところが、製造プロセス、特に
シリサイド化アニールにおいて、窒素ガスを主成分とす
る雰囲気中に微量に含まれてしまう酸素に基づき、Ｔｉ
Ｓｉ₂ 膜のＴｉと酸素とが反応してＴｉの酸化物を生成
し、半導体領域の抵抗値、ゲート電極の抵抗値のいずれ
も異常に増大する結果を生じた。具体的には、窒素ガス
中に酸素がわずか５〔ｐｐｍ〕含まれるだけで、半導体
領域の比抵抗値、ゲート電極の比抵抗値のいずれも約２
〜３倍に増大した。

【００１０】本発明の目的は、半導体集積回路装置のゲ
ート材としてチタン珪化膜を採用するとともに、前記チ
タン珪化膜の酸素の混入に基づく抵抗の増大を防止する
ことが可能な技術を提供することにある。

【００１１】本発明の他の目的は、半導体集積回路装置
のゲート材として高融点金属珪化膜又は貴金属珪化膜を
採用し、前記高融点金属珪化膜又は貴金属珪化膜の酸素
の混入に基づく抵抗の増大を防止するとともに、所謂前
記高融点金属珪化膜又は貴金属珪化膜の這い上がりを減
少することが可能な技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１４】（１）半導体集積回路装置の形成方法にお
いて、珪素基板の非活性領域上及び活性領域に形成され
た半導体領域の主面上を含む全面に、又は基板上の一部
分に形成された珪素膜の表面上を含む全面にチタン膜を
堆積する工程、前記チタン膜の表面上の全面に耐酸化性
を有しかつ膜中に酸素が混入されないマスクを形成する
工程、この後、窒素ガスを主成分とする雰囲気中でシリ
サイド化アニールを行い、前記半導体領域の珪素又は珪
素膜の珪素とチタン膜のチタンとを反応させ、前記半導
体領域の主面上又は珪素膜の表面上に選択的にチタン珪
化膜を形成する工程、前記チタン珪化膜が形成されない
未反応のチタン膜を選択的に除去する工程を備える。

【００１５】（２）前記手段（１）に記載されるマスク
を形成する工程はプラズマＣＶＤ法で堆積された窒化珪
素膜を形成する工程である。

【００１６】（３）半導体集積回路装置の形成方法にお
いて、珪素基板の非活性領域で周囲を囲まれた活性領域
に、ＭＩＳＦＥＴのソース領域及びドレイン領域として
使用される一対の半導体領域及びゲート電極として使用
される珪素膜を形成する工程、前記ＭＩＳＦＥＴの一対
の半導体領域の表面上、珪素膜の表面上及び前記非活性
領域上を含む全面に高融点金属膜又は貴金属膜を形成す
る工程、前記高融点金属膜又は貴金属膜の表面上の全面
にプラズマＣＶＤ法で堆積された窒化珪素膜を形成する
工程、この後、窒素ガスを主成分とする雰囲気中でシリ
サイド化アニールを行い、前記一対の半導体領域の珪
素、珪素膜の珪素の夫々と前記高融点金属膜又は貴金属
膜の金属とを反応させ、前記一対の半導体領域の主面
上、珪素膜の表面上の夫々に選択的に高融点金属珪化膜
又は貴金属珪化膜を形成する工程、前記高融点金属珪化
膜又は貴金属珪化膜が形成されない未反応の高融点金属
膜又は貴金属膜を選択的に除去する工程を備える。

【００１７】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。（Ａ）前記シリサイド化アニール工程にお
いて、窒素ガスを主成分とする雰囲気中に微量の酸素が
混入された場合でも、耐酸化性を有しかつ膜中に酸素が
混入されないマスクを形成したので、前記マスクにより
酸素がチタン珪化膜中に混入されることを防止でき、し
かも前記マスクから酸素がチタン珪化膜中に混入される
ことを防止できる。（Ｂ）前記作用効果（Ａ）が得られ
るので、チタン珪化膜の抵抗値を低減でき、しかも抵抗
値のばらつきを減少できる。

【００１８】上述した手段（２）によれば、以下の作用
効果が得られる。（Ａ）前記シリサイド化アニール工程
の温度に比べて低い温度において窒化珪素膜を形成でき
るので、前記シリサイド化アニール工程前であって、前
記マスクを形成する工程においてチタン珪化膜が生成さ
れしかもこのチタン珪化膜中に酸素が混入されることを
防止できる。

【００１９】上述した手段（３）によれば、前記手段
（１）の作用効果及び手段（２）の作用効果の他に、前
記シリサイド化アニール工程において、高融点金属膜又
は貴金属膜の表面上に予め窒化珪素膜（耐酸化マスク）
を形成し、高融点金属膜の上部又は貴金属膜の上部の金
属と窒化珪素膜の窒素とで高融点金属窒化膜又は貴金属
窒化膜を形成できるので、この高融点金属窒化膜又は貴
金属窒化膜が反応のストッパーとして作用し、前記一対
の半導体領域の珪素、珪素膜の珪素の夫々と前記高融点
金属膜の下部又は貴金属膜の下部の金属とで形成される
高融点金属珪化膜又は貴金属珪化膜の膜厚方向の反応量
を制御できる。この結果、特に、ＭＩＳＦＥＴのソース
領域及びドレイン領域として使用される一対の半導体領
域の表面上に形成された高融点金属珪化膜又は貴金属珪
化膜の非活性領域上への這い上がりを防止できる。

【００２０】以下、本発明の構成について、ＭＩＳＦＥ
Ｔ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffec
t Ｔransistor)を備えた半導体集積回路装置に本発明を
適用した一実施例とともに説明する。

【００２１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２２】

【実施例】本発明の一実施例である半導体集積回路装置
に搭載されたＭＩＳＦＥＴの構造を図１（要部断面図）
で示す。

【００２３】図１に示すように、半導体集積回路装置は
単結晶珪素からなるｐ- 型半導体基板１を主体に構成さ
れる。ＭＩＳＦＥＴＱｎは、非活性領域で周囲を囲まれ
た活性領域内において、ｐ- 型半導体基板（又はｐ- 型
ウエル領域）１の主面に構成される。前記非活性領域は
ｐ型チャネルストッパ領域３及び素子分離絶縁膜（フィ
ールド絶縁膜）２で構成される。前記ＭＩＳＦＥＴＱｎ
はチャネル形成領域（ｐ- 型半導体基板１）、ゲート絶
縁膜４、ゲート電極５、ソース領域６及びドレイン領域
６を主体に構成される。

【００２４】前記ＭＩＳＦＥＴＱｎのソース領域６、ド
レイン領域６の夫々は、高い不純物濃度のｎ+ 型半導体
領域６Ｂ、低い不純物濃度のｎ型半導体領域６Ａ及びＴ
ｉＳｉｘ膜(チタン珪化膜，ｘは本実施例において２)６
Ｃで構成される。つまり、ＭＩＳＦＥＴＱｎはｎチャネ
ル導電型で形成される。前記ｎ型半導体領域６Ａは、こ
の構造に限定されないが、ＬＤＤ構造を構成する。Ｔｉ
Ｓｉｘ膜６Ｃはサリサイド技術によりｎ+ 型半導体領域
６Ｂの表面上に選択的に形成される。このＴｉＳｉｘ膜
６Ｃは、ｎ+ 型半導体領域６Ｂに比べて、又他のＭｏＳ
ｉｘ膜やＷＳｉｘ膜に比べて低い比抵抗値を有する。

【００２５】前記ＭＩＳＦＥＴＱｎのゲート電極５は多
結晶珪素膜５Ａ及びＴｉＳｉｘ膜５Ｂで構成される。下
層の多結晶珪素膜５Ａは抵抗値を低減する不純物（例え
はＰ）が導入される。上層のＴｉＳｉｘ膜５Ａはサリサ
イド化技術により多結晶珪素膜５Ａの表面上に選択的に
形成される。前記ゲート電極５の多結晶珪素膜５Ａの側
壁にはこの多結晶珪素膜５Ａに対して自己整合で形成さ
れたサイドウォールスペーサ７が形成される。このサイ
ドウォールスペーサ７は酸化珪素膜で形成される。

【００２６】前記ＭＩＳＦＥＴＱｎのソース領域６、ド
レイン領域６の夫々には配線９が電気的に接続される。
配線９は、層間絶縁膜８の表面上に形成され、この層間
絶縁膜８に形成された接続孔８Ｈを通してソース領域
６、ドレイン領域６の夫々に接続される。配線９は例え
ばアルミニウム合金膜で構成される。

【００２７】次に、前述の半導体集積回路装置の形成方
法について、図２乃至図５（各形成工程毎に示す要部断
面図）を使用し、簡単に説明する。

【００２８】まず、単結晶珪素からなるｐ- 型半導体基
板１を用意し、このｐ- 型半導体基板１の非活性領域に
素子分離絶縁膜２及びｐ型チャネルストッパ領域３を形
成する。

【００２９】次に、前記ｐ- 型半導体基板１の活性領域
の主面にゲート絶縁膜４を形成し、この後、このゲート
絶縁膜４の表面上にゲート電極５の下層の多結晶珪素膜
５Ａを形成する（図２参照）。多結晶珪素膜５Ａは、例
えばＣＶＤ法で堆積され、この堆積中又は堆積後に抵抗
値を低減する不純物が導入され、この後にパターンニン
グされる。多結晶珪素膜５Ａは例えば１５０〜２００
〔ｎｍ〕の膜厚で形成される。

【００３０】次に、前記多結晶珪素膜５Ａをマスクとし
て、ｐ- 型半導体基板１の活性領域の主面部にｎ型不純
物をイオン打ち込み法で導入し、低い不純物濃度のｎ型
半導体領域６Ａを形成する。

【００３１】次に、前記多結晶珪素膜５Ａの側壁にサイ
ドウォールスペーサ７を形成する。

【００３２】次に、前記サイドウォールスペーサ７をマ
スクとして、ｐ- 型半導体基板１の活性領域の主面部に
ｎ型不純物をイオン打ち込み法で導入し、高い不純物濃
度のｎ+ 型半導体領域６Ｂを形成する。このｎ+ 型半導
体領域６Ｂを形成することにより、ＭＩＳＦＥＴＱｎは
ほぼ完成する。

【００３３】次に、図２に示すように、前記多結晶珪素
膜５Ａの表面及びｎ+ 型半導体領域６Ｂの表面を露出す
る。

【００３４】次に、前記多結晶珪素膜５Ａの表面上及び
ｎ+ 型半導体領域６Ｂの表面上を含むｐ- 型半導体基板
１の全面にＴｉ膜６０を堆積する。このＴｉ膜６０は、
例えばスパッタ法により堆積し、２０〜５０〔ｎｍ〕程
度の膜厚で形成する。

【００３５】次に、図３に示すように、前記Ｔｉ膜６０
の表面上の全面にマスク７０を形成する。マスク７０
は、基本的に耐酸化性を有しかつ膜中に酸素を混入しな
い材料が使用され、さらに低温度においてつまりシリサ
イド化アニールの温度に比べて低い温度において形成で
きる材料が使用される。このマスク７０は例えばプラズ
マＣＶＤ法で堆積された窒化珪素膜で形成する。プラズ
マＣＶＤ法は約３００〔℃〕の低温度において窒化珪素
膜を堆積できる。この窒化珪素膜は、耐酸化性を備える
ことを目的として３０〔ｎｍ〕以上の膜厚で形成し、窒
化珪素膜の応力低減を目的として１００〔ｎｍ〕以下の
膜厚で形成する。本実施例において、窒化珪素膜は５０
〔ｎｍ〕で形成する。

【００３６】次に、図４に示すように、シリサイド化ア
ニールを行う。シリサイド化アニールは、窒素ガスを主
成分とする雰囲気中、約６００〜７００〔℃〕の高温度
において、１〜２分間行う。このシリサイド化アニール
により、前記多結晶珪素膜５Ａの表面上にこの多結晶珪
素膜５Ａの珪素とＴｉ膜６０のＴｉとが反応してＴｉＳ
ｉｘ膜５Ｂが形成されるとともに、ｎ+ 型半導体領域６
Ｂの表面上にこのｎ+型半導体領域６Ｂの珪素とＴｉ膜
６０のＴｉとが反応してＴｉＳｉｘ膜６Ｃが形成され
る。ＴｉＳｉｘ膜５Ｂ、ＴｉＳｉｘ膜６Ｃのいずれも約
４０〜１００〔ｎｍ〕程度の膜厚で形成される。なお、
シリサイド化アニールは、アルゴンガスを主成分とする
雰囲気等、酸素ガスを主成分とする雰囲気以外で行って
もよい。

【００３７】しかも、シリサイド化アニールにおいて、
Ｔｉ膜６０の表面上にマスク７０が形成されているの
で、雰囲気中に含まれる微量の酸素がＴｉＳｉｘ膜５
Ｂ、ＴｉＳｉｘ膜６ＣのいずれのＴｉとも反応しない。

【００３８】また、特に図示はしないが、マスク７０と
して窒化珪素膜を使用しているので、この窒化珪素膜の
窒素とＴｉ膜６０の上部のＴｉとが反応してＴｉＮ膜
（チタン窒化膜）を生成する。このＴｉＮ膜は珪素と反
応しにくく、このＴｉＮ膜はＴｉＳｉｘ膜５Ｂ、ＴｉＳ
ｉｘ膜６Ｃの夫々の膜厚方向の反応量を制御できるスト
ッパーとして使用される。つまり、ＴｉＮ膜は、特に素
子分離絶縁膜２の表面上へのＴｉＳｉｘ膜６Ｃの這い上
がりを防止できる。

【００３９】前記ＴｉＳｉｘ膜５Ｂを形成することによ
りゲート電極５が形成され、ＴｉＳｉｘ膜６Ｃを形成す
ることによりソース領域６及びドレイン領域６が形成さ
れる。つまり、ＭＩＳＦＥＴＱｎが完全に形成される。

【００４０】次に、前記マスク７０を除去し、図５に示
すように、引き続き、ＴｉＳｉｘ膜５Ｂ及びＴｉＳｉｘ
膜６Ｃとして形成されない未反応のＴｉ膜６０を除去す
る。マスク７０はりん酸液により除去し、未反応のＴｉ
膜６０はＮＨ₄ＯＨとＨ₂Ｏ₂との混合液により除去す
る。

【００４１】この後、アルゴンガスの雰囲気中、約９０
０〔℃〕の高温度で２０〜４０秒間のアニールを行い、
ＴｉＳｉｘ膜５Ｂ、ＴｉＳｉｘ膜６Ｃの夫々の抵抗値を
低減する。

【００４２】次に、前記図１に示すように、層間絶縁膜
８、接続孔８Ｈ、配線９の夫々を順次形成することによ
り、本実施例の半導体集積回路装置は完成する。

【００４３】このように、本実施例においては、以下の
構成及び作用効果が得られる。

【００４４】（１）半導体集積回路装置の形成方法にお
いて、ｐ- 型半導体基板１の非活性領域上及び活性領域
に形成されたｎ+ 型半導体領域６Ｂの主面上を含む全面
に、又はｐ- 型半導体基板１の一部分に形成された多結
晶珪素膜５Ａの表面上を含む全面にＴｉ膜６０を堆積す
る工程、前記Ｔｉ膜６０の表面上の全面に耐酸化性を有
しかつ膜中に酸素が混入されないマスク７０を形成する
工程、この後、窒素ガスを主成分とする雰囲気中でシリ
サイド化アニールを行い、前記ｎ+ 型半導体領域６Ｂの
珪素又は多結晶珪素膜５Ａの珪素とＴｉ膜６０のＴｉと
を反応させ、前記ｎ+ 型半導体領域６Ｂの主面上に選択
的にＴｉＳｉｘ膜６Ｃを又は多結晶珪素膜５Ａの表面上
に選択的にＴｉＳｉｘ膜５Ｂを形成する工程、前記Ｔｉ
Ｓｉｘ膜６Ｃ又は５Ｂが形成されない未反応のＴｉ膜６
０を選択的に除去する工程を備える。この構成により、
（Ａ）前記シリサイド化アニール工程において、窒素ガ
スを主成分とする雰囲気中に微量の酸素が混入された場
合でも、耐酸化性を有しかつ膜中に酸素が混入されない
マスク７０を形成したので、前記マスク７０により酸素
がＴｉＳｉｘ膜６Ｃ又は５Ｂ中に混入されることを防止
でき、しかも前記マスク７０から酸素がＴｉＳｉｘ膜６
Ｃ又は５Ｂ中に混入されることを防止できる。（Ｂ）前
記作用効果（Ａ）が得られるので、ＴｉＳｉｘ膜６Ｃ又
は５Ｂの抵抗値を低減でき、しかも抵抗値のばらつきを
減少できる。

【００４５】（２）前記構成（１）に記載されるマスク
７０を形成する工程はプラズマＣＶＤ法で堆積された窒
化珪素膜を形成する工程である。この構成により、
（Ａ）前記シリサイド化アニール工程の温度に比べて低
い温度において窒化珪素膜を形成できるので、前記シリ
サイド化アニール工程前であって、前記マスク７０を形
成する工程においてＴｉＳｉｘ膜６Ｃ及び５Ｂが生成さ
れしかもこのＴｉＳｉｘ膜６Ｃ及び５Ｂ中に酸素が混入
されることを防止できる。

【００４６】（３）半導体集積回路装置の形成方法にお
いて、ｐ- 型半導体基板１の非活性領域で周囲を囲まれ
た活性領域に、ＭＩＳＦＥＴＱｎのソース領域６及びド
レイン領域６として使用される一対のｎ+ 型半導体領域
６Ｂ及びゲート電極５として使用される多結晶珪素膜５
Ａを形成する工程、前記ＭＩＳＦＥＴＱｎの一対のｎ+
型半導体領域６Ｂの表面上、多結晶珪素膜５Ａの表面上
及び前記非活性領域上を含む全面にＴｉ膜６０を形成す
る工程、前記Ｔｉ膜６０の表面上の全面にプラズマＣＶ
Ｄ法で堆積された窒化珪素膜（マスク７０）を形成する
工程、この後、窒素ガスを主成分とする雰囲気中でシリ
サイド化アニールを行い、前記一対のｎ+型半導体領域
６Ｂの珪素、多結晶珪素膜５Ａの珪素の夫々と前記Ｔｉ
膜６０のＴｉとを反応させ、前記一対のｎ+ 型半導体領
域６Ｂの主面上、多結晶珪素膜５Ａの表面上の夫々に選
択的にＴｉＳｉｘ膜６Ｃ、５Ｂの夫々を形成する工程、
前記ＴｉＳｉｘ膜６Ｃ、５Ｂの夫々が形成されない未反
応のＴｉ膜６０を選択的に除去する工程を備える。この
構成により、前記構成（１）の作用効果及び構成（２）
の作用効果の他に、前記シリサイド化アニール工程にお
いて、Ｔｉ膜６０の表面上に予め窒化珪素膜（耐酸化マ
スク７０）を形成し、Ｔｉ膜６０の上部のＴｉと窒化珪
素膜の窒素とでＴｉＮ膜を形成できるので、このＴｉＮ
膜が反応のストッパーとして作用し、前記一対のｎ+ 型
半導体領域６Ｂの珪素、多結晶珪素膜５Ａの珪素の夫々
と前記Ｔｉ膜６０の下部のＴｉとで形成されるＴｉＳｉ
ｘ膜６Ｃ、５Ｂの夫々の膜厚方向の反応量を制御でき
る。この結果、特に、ＭＩＳＦＥＴＱｎのソース領域６
及びドレイン領域６として使用される一対のｎ+ 型半導
体領域６Ｂの表面上に形成されたＴｉＳｉｘ膜６Ｃの非
活性領域上への這い上がりを防止できる。

【００４７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００４８】例えば、本発明は、這い上がりを防止する
目的の場合において、Ｔｉ膜に変えて、Ｍｏ膜、Ｗ膜等
の高融点金属膜又はＰｔ膜等の貴金属膜を使用してもよ
い。

【００４９】また、本発明は、ｎチャネルＭＩＳＦＥＴ
を備えた半導体集積回路装置に限らず、ｎチャネルＭＩ
ＳＦＥＴ及びｐチャネルＭＩＳＦＥＴを備えた所謂相補
型ＭＩＳＦＥＴを備えた半導体集積回路装置に適用でき
る。また、本発明は、バイポーラトランジスタを有する
半導体集積回路装置に適用できる。この場合、本発明
は、バイポーラトランジスタの動作領域の表面、引出し
電極の表面に金属珪化膜が形成される。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５１】半導体集積回路装置において、ゲート材と
してチタン珪化膜を採用できるとともに、前記チタン珪
化膜の酸素の混入に基づく抵抗の増大を防止できる。

【００５２】半導体集積回路装置において、ゲート材と
して高融点金属珪化膜又は貴金属珪化膜を採用でき、前
記高融点金属珪化膜又は貴金属珪化膜の酸素の混入に基
づく抵抗の増大を防止できるとともに、所謂前記高融点
金属珪化膜又は貴金属珪化膜の這い上がりを減少でき
る。

【図面の簡単な説明】

【図１】 本発明の一実施例である半導体集積回路装置
の要部断面図。

【図２】 前記半導体集積回路装置の形成方法の第１工
程での要部断面図。

【図３】 第２工程での要部断面図。

【図４】 第３工程での要部断面図。

【図５】 第４工程での要部断面図。

【符号の説明】

１…半導体基板、２…素子分離絶縁膜、４…ゲート絶縁
膜、５…ゲート電極、５Ａ…多結晶珪素膜、５Ｂ，６Ｃ
…ＴｉＳｉｘ膜、６Ａ，６Ｂ…半導体領域、９…配線、
６０…Ｔｉ膜、７０…マスク（窒化珪素膜）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 下記の工程（１）乃至工程（４）を備え
   たことを特徴とする半導体集積回路装置の形成方法。 （１）珪素基板の非活性領域上及び活性領域に形成され
   た半導体領域の主面上を含む全面に、又は基板上の一部
   分に形成された珪素膜の表面上を含む全面にチタン膜を
   堆積する工程、 （２）前記チタン膜の表面上の全面に耐酸化性を有しか
   つ膜中に酸素が混入されないマスクを形成する工程、 （３）この後、窒素ガス若しくはアルゴンガスを主成分
   とする雰囲気中でシリサイド化アニールを行い、前記半
   導体領域の珪素又は珪素膜の珪素とチタン膜のチタンと
   を反応させ、前記半導体領域の主面上又は珪素膜の表面
   上に選択的にチタン珪化膜を形成する工程、 （４）前記チタン珪化膜が形成されない未反応のチタン
   膜を選択的に除去する工程。
2. 【請求項２】 前記請求項１に記載されるマスクを形成
   する工程は、プラズマＣＶＤ法で堆積された窒化珪素膜
   を形成する工程であることを特徴とする半導体集積回路
   装置の形成方法。
3. 【請求項３】 下記の工程（１）乃至工程（５）を備え
   たことを特徴とする半導体集積回路装置の形成方法。 （１）珪素基板の非活性領域で周囲を囲まれた活性領域
   に、ＭＩＳＦＥＴのソース領域及びドレイン領域として
   使用される一対の半導体領域及びゲート電極として使用
   される珪素膜を形成する工程、 （２）前記ＭＩＳＦＥＴの一対の半導体領域の表面上、
   珪素膜の表面上及び前記非活性領域上を含む全面に高融
   点金属膜又は貴金属膜を形成する工程、 （３）前記高融点金属膜又は貴金属膜の表面上の全面に
   プラズマＣＶＤ法で堆積された窒化珪素膜を形成する工
   程、 （４）この後、窒素ガス若しくはアルゴンガスを主成分
   とする雰囲気中でシリサイド化アニールを行い、前記一
   対の半導体領域の珪素、珪素膜の珪素の夫々と前記高融
   点金属膜又は貴金属膜の金属とを反応させ、前記一対の
   半導体領域の主面上、珪素膜の表面上の夫々に選択的に
   高融点金属珪化膜又は貴金属珪化膜を形成する工程、 （５）前記高融点金属珪化膜又は貴金属珪化膜が形成さ
   れない未反応の高融点金属膜又は貴金属膜を選択的に除
   去する工程。