JPH0697197A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0697197A JPH0697197A JP24233692A JP24233692A JPH0697197A JP H0697197 A JPH0697197 A JP H0697197A JP 24233692 A JP24233692 A JP 24233692A JP 24233692 A JP24233692 A JP 24233692A JP H0697197 A JPH0697197 A JP H0697197A
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- electrode
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Abstract
(57)【要約】
【目的】 ゲート電極とソース電極との間およびゲート
電極とドレイン電極との間でリークが少ない、信頼性の
高いＴＦＴを得る。 【構成】 基板１に形成された溝２内に、ゲート電極４
および陽極酸化膜５が形成され、陽極酸化膜５の上表面
と基板１とが同一面となっている。このことにより、そ
の上に形成されるゲート絶縁膜６およびアモルファスＳ
ｉ膜７を段差の無い平坦な状態で形成することができ
る。このため、その後の工程でエッチングを行う際に、
段差部分でエッチレートが速くなってゲート絶縁膜６に
穴が開く虞れがない。よって、ＴＦＴのリークを防止す
ることができる。
電極とドレイン電極との間でリークが少ない、信頼性の
高いＴＦＴを得る。 【構成】 基板１に形成された溝２内に、ゲート電極４
および陽極酸化膜５が形成され、陽極酸化膜５の上表面
と基板１とが同一面となっている。このことにより、そ
の上に形成されるゲート絶縁膜６およびアモルファスＳ
ｉ膜７を段差の無い平坦な状態で形成することができ
る。このため、その後の工程でエッチングを行う際に、
段差部分でエッチレートが速くなってゲート絶縁膜６に
穴が開く虞れがない。よって、ＴＦＴのリークを防止す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に利用
される薄膜トランジスタ（以下ＴＦＴと称する）および
その製造方法に関する。
される薄膜トランジスタ（以下ＴＦＴと称する）および
その製造方法に関する。
【０００２】
【従来の技術】近年、テレビやコンピューター等のよう
に走査線が増大した場合でも、高画質表示が可能なアク
ティブマトリックス型液晶表示装置が広く用いられてい
る。
に走査線が増大した場合でも、高画質表示が可能なアク
ティブマトリックス型液晶表示装置が広く用いられてい
る。
【０００３】図４は、上記アクティブマトリックス型液
晶表示装置に用いられるアクティブマトリクス基板を示
す図である。この基板においては、基板１上に、複数の
ゲートバスライン12と複数のソースバスライン13が形成
されている。ゲートバスライン12およびソースバスライ
ン13に囲まれた各領域には、絵素電極11と絵素電極を駆
動するスイッチング素子としてのＴＦＴ３が形成されて
いる。
晶表示装置に用いられるアクティブマトリクス基板を示
す図である。この基板においては、基板１上に、複数の
ゲートバスライン12と複数のソースバスライン13が形成
されている。ゲートバスライン12およびソースバスライ
ン13に囲まれた各領域には、絵素電極11と絵素電極を駆
動するスイッチング素子としてのＴＦＴ３が形成されて
いる。
【０００４】図５に従来のＴＦＴの断面図を示す。
【０００５】このＴＦＴにおいては、無アルカリガラス
や石英等からなる透明非晶質基板１上に、金属薄膜など
からなるゲート電極４が形成され、該ゲート電極の表面
には陽極酸化膜５が形成されている。この状態の基板１
全面を覆って、ゲート絶縁膜６が形成されている。この
ように、絶縁膜を二層構造にすることにより、絶縁性が
向上される。さらに、ゲート絶縁膜６の上にゲート電極
４と対向するように、アモルファスＳｉ膜７が形成され
ている。ＴＦＴのチャネル部となるアモルファスＳｉ膜
７上の部分には、エッチングストッパ８が形成され、エ
ッチングストッパ８の端部とアモルファスＳｉ膜７の一
部を覆って、ソース領域９ａ、ドレイン領域９ｂが形成
されている。ソース薄膜９ａ、ドレイン薄膜９ｂは、不
純物をドープしたシリコン膜などからなり、電気的に絶
縁されている。ソース領域９ａおよびドレイン領域９ｂ
の上には、それぞれ、金属薄膜などからなるソース電極
10ａおよびドレイン電極10ｂが形成されている。ドレイ
ン電極10ｂ上には、さらに、ＩＴＯなどからなる絵素電
極11が形成されている。
や石英等からなる透明非晶質基板１上に、金属薄膜など
からなるゲート電極４が形成され、該ゲート電極の表面
には陽極酸化膜５が形成されている。この状態の基板１
全面を覆って、ゲート絶縁膜６が形成されている。この
ように、絶縁膜を二層構造にすることにより、絶縁性が
向上される。さらに、ゲート絶縁膜６の上にゲート電極
４と対向するように、アモルファスＳｉ膜７が形成され
ている。ＴＦＴのチャネル部となるアモルファスＳｉ膜
７上の部分には、エッチングストッパ８が形成され、エ
ッチングストッパ８の端部とアモルファスＳｉ膜７の一
部を覆って、ソース領域９ａ、ドレイン領域９ｂが形成
されている。ソース薄膜９ａ、ドレイン薄膜９ｂは、不
純物をドープしたシリコン膜などからなり、電気的に絶
縁されている。ソース領域９ａおよびドレイン領域９ｂ
の上には、それぞれ、金属薄膜などからなるソース電極
10ａおよびドレイン電極10ｂが形成されている。ドレイ
ン電極10ｂ上には、さらに、ＩＴＯなどからなる絵素電
極11が形成されている。
【０００６】上記のような従来のＴＦＴは、以下のよう
にして製造される。
にして製造される。
【０００７】まず、基板１上に金属薄膜等を堆積して、
これを所望の形状、サイズにエッチングしてゲート電極
４を形成する。次に、このゲート電極を陽極酸化して、
陽極酸化膜５とする。
これを所望の形状、サイズにエッチングしてゲート電極
４を形成する。次に、このゲート電極を陽極酸化して、
陽極酸化膜５とする。
【０００８】次に、この状態の基板の上に、ＣＶＤ法な
どによりゲート絶縁膜６を形成し、さらに、ＣＶＤ法な
どによりアモルファスＳｉ膜７を形成する。このアモル
ファスＳｉ膜７の上に絶縁膜を形成してパターニング
し、エッチングストッパ８を形成する。続いて、ＣＶＤ
法などによりソース領域９ａおよびドレイン領域９ｂと
なる不純物をドープしたシリコン膜を形成し、アモルフ
ァスＳｉ膜７と該シリコン膜とを同時にエッチングし
て、ＴＦＴのチャネル部、ソース領域９ａ、ドレイン領
域９ｂを得る。
どによりゲート絶縁膜６を形成し、さらに、ＣＶＤ法な
どによりアモルファスＳｉ膜７を形成する。このアモル
ファスＳｉ膜７の上に絶縁膜を形成してパターニング
し、エッチングストッパ８を形成する。続いて、ＣＶＤ
法などによりソース領域９ａおよびドレイン領域９ｂと
なる不純物をドープしたシリコン膜を形成し、アモルフ
ァスＳｉ膜７と該シリコン膜とを同時にエッチングし
て、ＴＦＴのチャネル部、ソース領域９ａ、ドレイン領
域９ｂを得る。
【０００９】続いて、スパッタリング法により、金属膜
を形成しパターニングして、ソース電極10ａおよびドレ
イン電極10ｂを得る。さらに、スパッタリング法により
ＩＴＯ膜を形成しパターニングして、絵素電極11とす
る。
を形成しパターニングして、ソース電極10ａおよびドレ
イン電極10ｂを得る。さらに、スパッタリング法により
ＩＴＯ膜を形成しパターニングして、絵素電極11とす
る。
【００１０】
【発明が解決しようとする課題】以上の製造工程におい
て、該アモルファスＳｉ膜を形成する時のステップカバ
レッジを良くするために、通常、ゲート電極４を形成す
る際にテーパーエッチングして、ゲート電極４の側面が
傾斜されるようにする。しかし、このようにテーパーエ
ッチングを行った場合でも、エッチングパターンのエッ
ジにおいて段差ができる。よって、後の工程で湿式エッ
チングを行う際に、該段差部でエッチレートが異常に速
くなり、ゲート絶縁膜６に穴が開く虞れがある。このた
め、ＴＦＴがリーク不良となり、液晶表示装置の主な不
良の原因のひとつとなっている。
て、該アモルファスＳｉ膜を形成する時のステップカバ
レッジを良くするために、通常、ゲート電極４を形成す
る際にテーパーエッチングして、ゲート電極４の側面が
傾斜されるようにする。しかし、このようにテーパーエ
ッチングを行った場合でも、エッチングパターンのエッ
ジにおいて段差ができる。よって、後の工程で湿式エッ
チングを行う際に、該段差部でエッチレートが異常に速
くなり、ゲート絶縁膜６に穴が開く虞れがある。このた
め、ＴＦＴがリーク不良となり、液晶表示装置の主な不
良の原因のひとつとなっている。
【００１１】一方、該段差による影響を小さくするた
め、ゲート電極４のエッジにおいて側面の傾斜角度を小
さくするテーパエッチングを行う方法がある。しかし、
その場合でも、このエッジにおいては、急峻な段差がで
きる。それ故、後の工程でデポを行った後、湿式エッチ
ングを行うと、該段差部でゲート絶縁膜６に穴が開い
て、トランジスタのリーク不良が発生する。
め、ゲート電極４のエッジにおいて側面の傾斜角度を小
さくするテーパエッチングを行う方法がある。しかし、
その場合でも、このエッジにおいては、急峻な段差がで
きる。それ故、後の工程でデポを行った後、湿式エッチ
ングを行うと、該段差部でゲート絶縁膜６に穴が開い
て、トランジスタのリーク不良が発生する。
【００１２】湿式エッチングでは、エッチレートの制御
が困難であるため、特にこの問題が顕著に現れるが、ド
ライエッチングの場合でも、テーパ部の下部が滑らかに
形成できにくいので、これがリーク原因となる。
が困難であるため、特にこの問題が顕著に現れるが、ド
ライエッチングの場合でも、テーパ部の下部が滑らかに
形成できにくいので、これがリーク原因となる。
【００１３】本発明は、上記問題点を解決するためにな
されたものであり、その目的はゲート電極とソース電極
との間およびゲート電極とドレイン電極との間でリーク
が少ない、信頼性の高いＴＦＴおよびその製造方法を提
供することにある。
されたものであり、その目的はゲート電極とソース電極
との間およびゲート電極とドレイン電極との間でリーク
が少ない、信頼性の高いＴＦＴおよびその製造方法を提
供することにある。
【００１４】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、該基板に設けられた溝内に、溝の深さ寸
法よりも短い厚み寸法で形成されたゲート電極と、該ゲ
ート電極の上に、基板とほぼ面一に形成された陽極酸化
膜と、該陽極酸化膜および基板の上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に、該ゲート電極と対向す
る状態で形成された半導体層と、該半導体層上で分断し
て形成されたソース電極およびドレイン電極とを有し、
そのことにより上記目的が達成される。
タは、基板と、該基板に設けられた溝内に、溝の深さ寸
法よりも短い厚み寸法で形成されたゲート電極と、該ゲ
ート電極の上に、基板とほぼ面一に形成された陽極酸化
膜と、該陽極酸化膜および基板の上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に、該ゲート電極と対向す
る状態で形成された半導体層と、該半導体層上で分断し
て形成されたソース電極およびドレイン電極とを有し、
そのことにより上記目的が達成される。
【００１５】本発明の薄膜トランジスタの製造方法は、
基板に溝を形成する工程と、該溝内に、ゲート電極を溝
の深さ寸法よりも短い厚み寸法に形成する工程と、該ゲ
ート電極を陽極酸化して、ゲート電極上に陽極酸化膜を
基板とほぼ面一となるように形成する工程と、該陽極酸
化膜および基板の上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上にチャネル部となる半導体層を形成
する工程と、該半導体層の上で分断してソース電極およ
びドレイン電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
基板に溝を形成する工程と、該溝内に、ゲート電極を溝
の深さ寸法よりも短い厚み寸法に形成する工程と、該ゲ
ート電極を陽極酸化して、ゲート電極上に陽極酸化膜を
基板とほぼ面一となるように形成する工程と、該陽極酸
化膜および基板の上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上にチャネル部となる半導体層を形成
する工程と、該半導体層の上で分断してソース電極およ
びドレイン電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
【００１６】本発明の薄膜トランジスタは、基板と、該
基板に設けられた溝内に、基板とほぼ面一に形成された
ゲート電極と、該ゲート電極および基板の上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に、該ゲート電極
と対向する状態で形成された半導体層と、該半導体層上
で分断して形成されたソース電極およびドレイン電極と
を有し。そのことにより上記目的が達成される。
基板に設けられた溝内に、基板とほぼ面一に形成された
ゲート電極と、該ゲート電極および基板の上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に、該ゲート電極
と対向する状態で形成された半導体層と、該半導体層上
で分断して形成されたソース電極およびドレイン電極と
を有し。そのことにより上記目的が達成される。
【００１７】本発明の薄膜トランジスタの製造方法は、
基板に溝を形成する工程と、該溝内にゲート電極を基板
とほぼ面一となるように形成する工程と、該ゲート電極
および基板上にゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜の上にチャネル部となる半導体層を形成する工
程と、該半導体層の上で分断してソース電極およびドレ
イン電極を形成する工程とを含み、そのことにより上記
目的が達成される。
基板に溝を形成する工程と、該溝内にゲート電極を基板
とほぼ面一となるように形成する工程と、該ゲート電極
および基板上にゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜の上にチャネル部となる半導体層を形成する工
程と、該半導体層の上で分断してソース電極およびドレ
イン電極を形成する工程とを含み、そのことにより上記
目的が達成される。
【００１８】
【作用】基板に設けられた溝内に、ゲート電極と陽極酸
化膜とが形成され、該陽極酸化膜は、基板とほぼ面一に
なるようにされている。このことにより、その上に形成
されるゲート絶縁膜およびアモルファスＳｉ膜を段差が
無い平坦な状態で形成することができる。このため、そ
の後の工程でエッチングを行う際に、段差部分でエッチ
レートが速くなってゲート絶縁膜に穴が開くということ
はない。よって、ＴＦＴのリークを防止することができ
る。
化膜とが形成され、該陽極酸化膜は、基板とほぼ面一に
なるようにされている。このことにより、その上に形成
されるゲート絶縁膜およびアモルファスＳｉ膜を段差が
無い平坦な状態で形成することができる。このため、そ
の後の工程でエッチングを行う際に、段差部分でエッチ
レートが速くなってゲート絶縁膜に穴が開くということ
はない。よって、ＴＦＴのリークを防止することができ
る。
【００１９】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。
る。
【００２０】図１に本発明の一実施例であるＴＦＴの断
面図を示す。
面図を示す。
【００２１】このＴＦＴにおいては、ガラス板などから
なる基板１に溝２が設けられ、その溝２内に、金属薄膜
などからなるゲート電極４と陽極酸化膜５とが形成され
ている。その状態で、基板１および陽極酸化膜５の上に
ゲート絶縁膜６が形成されている。
なる基板１に溝２が設けられ、その溝２内に、金属薄膜
などからなるゲート電極４と陽極酸化膜５とが形成され
ている。その状態で、基板１および陽極酸化膜５の上に
ゲート絶縁膜６が形成されている。
【００２２】ゲート絶縁膜６の上には、ゲート電極４と
対向するように、アモルファスＳｉ膜７が形成されてい
る。陽極酸化膜５が基板１と面一になるように形成され
ているので、ゲート絶縁膜６およびアモルファスＳｉ膜
７は、平坦な状態で形成されている。ＴＦＴのチャネル
部となるアモルファスＳｉ膜７上の部分には、エッチン
グストッパ８が形成され、エッチングストッパ８の端部
とアモルファスＳｉ膜７の一部を覆って、ソース領域９
ａ、ドレイン領域９ｂが形成されている。ソース領域９
ａ、ドレイン領域９ｂは、不純物をドープしたシリコン
膜などからなり、分断されている。ソース領域９ａおよ
びドレイン領域９ｂの上には、それぞれ、金属薄膜など
からなるソース電極10ａおよびドレイン電極10ｂが形成
されている。ドレイン電極10ｂ上には、さらに、ＩＴＯ
などからなる絵素電極11が形成されている。
対向するように、アモルファスＳｉ膜７が形成されてい
る。陽極酸化膜５が基板１と面一になるように形成され
ているので、ゲート絶縁膜６およびアモルファスＳｉ膜
７は、平坦な状態で形成されている。ＴＦＴのチャネル
部となるアモルファスＳｉ膜７上の部分には、エッチン
グストッパ８が形成され、エッチングストッパ８の端部
とアモルファスＳｉ膜７の一部を覆って、ソース領域９
ａ、ドレイン領域９ｂが形成されている。ソース領域９
ａ、ドレイン領域９ｂは、不純物をドープしたシリコン
膜などからなり、分断されている。ソース領域９ａおよ
びドレイン領域９ｂの上には、それぞれ、金属薄膜など
からなるソース電極10ａおよびドレイン電極10ｂが形成
されている。ドレイン電極10ｂ上には、さらに、ＩＴＯ
などからなる絵素電極11が形成されている。
【００２３】以下に、このＴＦＴの製造方法を説明す
る。
る。
【００２４】まず、基板１のゲート電極４を形成する部
分に溝２を形成する。この溝２は、例えば、図２に示す
ようなパターンで基板１に形成することができる。この
図においては、１枚のガラス基板に１つの液晶パネルが
形成される場合である。溝２の深さおよび厚みの寸法
は、所望のゲート電極４および陽極酸化膜５の幅および
厚みの寸法により調節する。
分に溝２を形成する。この溝２は、例えば、図２に示す
ようなパターンで基板１に形成することができる。この
図においては、１枚のガラス基板に１つの液晶パネルが
形成される場合である。溝２の深さおよび厚みの寸法
は、所望のゲート電極４および陽極酸化膜５の幅および
厚みの寸法により調節する。
【００２５】図３（ａ）〜（ｃ）に、この溝２の形成方
法を示す。まず、図３（ａ）に示すように、フォトリソ
工程により、基板１上にフォトレジスト３を厚み１．６
μｍに形成し、パターニングする。次に、図３（ｂ）に
示すように、濃度２．５〜５％のバファードフッ酸（Ｂ
ＨＦ）を用いて、基板１に湿式エッチングを行い、溝２
となる部分を形成する。この時、溝２のエッジにおける
僅かなテーパー形状は、静止法などのエッチング法によ
って決定される。その後、図３（Ｃ）に示すように、フ
ォトレジストを除去して、溝２が形成される。この実施
例では、エッチング幅１５μｍ、深さ４０００オングス
トロームとした。
法を示す。まず、図３（ａ）に示すように、フォトリソ
工程により、基板１上にフォトレジスト３を厚み１．６
μｍに形成し、パターニングする。次に、図３（ｂ）に
示すように、濃度２．５〜５％のバファードフッ酸（Ｂ
ＨＦ）を用いて、基板１に湿式エッチングを行い、溝２
となる部分を形成する。この時、溝２のエッジにおける
僅かなテーパー形状は、静止法などのエッチング法によ
って決定される。その後、図３（Ｃ）に示すように、フ
ォトレジストを除去して、溝２が形成される。この実施
例では、エッチング幅１５μｍ、深さ４０００オングス
トロームとした。
【００２６】次に、図３（ｄ）〜（ｇ）に示すように、
溝２内にゲート電極４と陽極酸化膜５を、基板１と陽極
酸化膜が面一となるように形成して、基板を平坦化す
る。まず、図３（ｄ）に示すように、溝２を形成した基
板１上に、ゲート電極４となる薄膜４ａを形成する。こ
の薄膜４ａの厚みは、陽極酸化膜５の表面が、図３
（ｇ）に示すように、基板１と面一となるように調節す
る。陽極酸化膜５の厚みは陽極酸化の条件により異なる
ため、この薄膜４ａを形成する際には、そのことも考慮
にいれる必要がある。この薄膜４ａの厚みは、圧力、温
度などの条件によって調節することができる。
溝２内にゲート電極４と陽極酸化膜５を、基板１と陽極
酸化膜が面一となるように形成して、基板を平坦化す
る。まず、図３（ｄ）に示すように、溝２を形成した基
板１上に、ゲート電極４となる薄膜４ａを形成する。こ
の薄膜４ａの厚みは、陽極酸化膜５の表面が、図３
（ｇ）に示すように、基板１と面一となるように調節す
る。陽極酸化膜５の厚みは陽極酸化の条件により異なる
ため、この薄膜４ａを形成する際には、そのことも考慮
にいれる必要がある。この薄膜４ａの厚みは、圧力、温
度などの条件によって調節することができる。
【００２７】その上から、図３（ｅ）に示すように、例
えば、ポリイミド等のような粘性の高い有機化合物液体
１２をスピン塗布する。この有機化合物液体１２は、熱
によって固化された後に、ゲート電極４と乾式エッチン
グレートが等しくなるものを用いる。次に、図３（ｆ）
に示すように、ドライエッチング装置により、ＣＦ4＋
Ｏ2の混合ガスを用いて、３０ｍｔｏｒｒでエッチング
し、溝２内の部分を残すようにする。
えば、ポリイミド等のような粘性の高い有機化合物液体
１２をスピン塗布する。この有機化合物液体１２は、熱
によって固化された後に、ゲート電極４と乾式エッチン
グレートが等しくなるものを用いる。次に、図３（ｆ）
に示すように、ドライエッチング装置により、ＣＦ4＋
Ｏ2の混合ガスを用いて、３０ｍｔｏｒｒでエッチング
し、溝２内の部分を残すようにする。
【００２８】その後、陽極酸化することにより、図３
（ｇ）に示すように、陽極酸化膜５が基板と面一となっ
た状態で、ゲート電極４と陽極酸化膜５とが形成され
る。
（ｇ）に示すように、陽極酸化膜５が基板と面一となっ
た状態で、ゲート電極４と陽極酸化膜５とが形成され
る。
【００２９】この実施例では、溝２の深さを４０００オ
ングストロームとし、ゲート電極４となる薄膜４ａはＴ
ａを用いて、エッチバック後の厚みが３４５０オングス
トロームとなるように形成した。この薄膜４ａを、溝２
内の部分を残すようにエッチングする。その後、酒石酸
アンモニウムを用いて電圧２００Ｖで陽極酸化すること
により、図３（ｇ）に示すような状態で、ゲート電極４
が１８００オングストロームに形成され、陽極酸化膜５
が２２００オングストロームに形成された。
ングストロームとし、ゲート電極４となる薄膜４ａはＴ
ａを用いて、エッチバック後の厚みが３４５０オングス
トロームとなるように形成した。この薄膜４ａを、溝２
内の部分を残すようにエッチングする。その後、酒石酸
アンモニウムを用いて電圧２００Ｖで陽極酸化すること
により、図３（ｇ）に示すような状態で、ゲート電極４
が１８００オングストロームに形成され、陽極酸化膜５
が２２００オングストロームに形成された。
【００３０】３００ｍｍ角程度のガラス板を基板１とし
て用いた場合、基板１と陽極酸化膜５の上表面とは、５
００〜７００オングストロームの範囲以内でほぼ同一面
とすることができる。上記ゲート電極材料としては、ク
ロム、タンタルなどを用いることもできる。
て用いた場合、基板１と陽極酸化膜５の上表面とは、５
００〜７００オングストロームの範囲以内でほぼ同一面
とすることができる。上記ゲート電極材料としては、ク
ロム、タンタルなどを用いることもできる。
【００３１】その後、この状態の基板１上の全面に、プ
ラズマＣＶＤ法などによりＳｉＮXなどからなる厚み３
０００オングストロームのゲート絶縁膜６を形成し、さ
らに、プラズマＣＶＤ法などにより厚み３００オングス
トロームのアモルファスＳｉ膜７を形成する。このゲー
ト絶縁膜６およびアモルファスＳｉ膜７は、陽極酸化膜
５の上表面が基板１と同一面となって段差の無い状態と
なっているので、段差の無い平らな状態で形成すること
ができる。さらに、このアモルファスＳｉ膜７の上に、
ＳｉＮXなどからなる厚み２０００オングストロームの
絶縁膜を形成して、湿式エッチングによりパターニング
し、エッチングストッパ８を形成する。続いて、プラズ
マＣＶＤ法などによりソース領域９ａおよびドレイン領
域９ｂとなる不純物をドープしたアモルファスＳｉ膜を
厚み６００オングストロームに形成し、アモルファスＳ
ｉ膜７と該アモルファスＳｉ膜とを、ＨＦと硝酸を用い
て同時に湿式エッチングして、ＴＦＴのチャネル部、ソ
ース領域９ａ、ドレイン領域９ｂを得る。
ラズマＣＶＤ法などによりＳｉＮXなどからなる厚み３
０００オングストロームのゲート絶縁膜６を形成し、さ
らに、プラズマＣＶＤ法などにより厚み３００オングス
トロームのアモルファスＳｉ膜７を形成する。このゲー
ト絶縁膜６およびアモルファスＳｉ膜７は、陽極酸化膜
５の上表面が基板１と同一面となって段差の無い状態と
なっているので、段差の無い平らな状態で形成すること
ができる。さらに、このアモルファスＳｉ膜７の上に、
ＳｉＮXなどからなる厚み２０００オングストロームの
絶縁膜を形成して、湿式エッチングによりパターニング
し、エッチングストッパ８を形成する。続いて、プラズ
マＣＶＤ法などによりソース領域９ａおよびドレイン領
域９ｂとなる不純物をドープしたアモルファスＳｉ膜を
厚み６００オングストロームに形成し、アモルファスＳ
ｉ膜７と該アモルファスＳｉ膜とを、ＨＦと硝酸を用い
て同時に湿式エッチングして、ＴＦＴのチャネル部、ソ
ース領域９ａ、ドレイン領域９ｂを得る。
【００３２】続いて、スパッタリング法によりＴｉなど
からなる金属膜を厚み３０００オングストロームに形成
し、ＨＦと硝酸を用いて湿式エッチングによりパターニ
ングして、ソース電極10ａおよびドレイン電極10ｂを得
る。さらに、スパッタ法によりにより厚み６００〜７０
０オングストロームのＩＴＯ膜を形成し、塩化第２鉄を
用いて湿式エッチングによりパターニングして、絵素電
極11とする。
からなる金属膜を厚み３０００オングストロームに形成
し、ＨＦと硝酸を用いて湿式エッチングによりパターニ
ングして、ソース電極10ａおよびドレイン電極10ｂを得
る。さらに、スパッタ法によりにより厚み６００〜７０
０オングストロームのＩＴＯ膜を形成し、塩化第２鉄を
用いて湿式エッチングによりパターニングして、絵素電
極11とする。
【００３３】この製造方法において、陽極酸化膜５を形
成しない場合には、以下のようにしてＴＦＴを形成す
る。まず、上記と同様の工程で溝２を形成する。この溝
２の深さ寸法は、所望のゲート電極４の厚み寸法により
調節する。そして、全面に金属薄膜などからなるゲート
電極４を形成して、図３（ｄ）〜（ｇ）に示した平坦化
法と同様な方法により平坦化する。このことにより、溝
２内に基板１と面一に形成されたゲート電極４が得られ
る。次に、基板１およびゲート電極４の上にゲート絶縁
膜６を形成し、その後は、上記と同様の工程でＴＦＴが
得られる。
成しない場合には、以下のようにしてＴＦＴを形成す
る。まず、上記と同様の工程で溝２を形成する。この溝
２の深さ寸法は、所望のゲート電極４の厚み寸法により
調節する。そして、全面に金属薄膜などからなるゲート
電極４を形成して、図３（ｄ）〜（ｇ）に示した平坦化
法と同様な方法により平坦化する。このことにより、溝
２内に基板１と面一に形成されたゲート電極４が得られ
る。次に、基板１およびゲート電極４の上にゲート絶縁
膜６を形成し、その後は、上記と同様の工程でＴＦＴが
得られる。
【００３４】本実施例のＴＦＴにおいては、ゲート絶縁
膜６とＴＦＴのチャネル部となるアモルファスＳｉ膜７
とが、段差が無い平らな状態で形成されるために、その
後の工程でエッチングを行っても、ゲート絶縁膜が薄く
なることがなかった。また、パターンエッジ部での電流
リークが生じることもなかった。
膜６とＴＦＴのチャネル部となるアモルファスＳｉ膜７
とが、段差が無い平らな状態で形成されるために、その
後の工程でエッチングを行っても、ゲート絶縁膜が薄く
なることがなかった。また、パターンエッジ部での電流
リークが生じることもなかった。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
のＴＦＴによれば、ゲート絶縁膜およびＴＦＴのチャネ
ル部となるアモルファスＳｉ膜に段差が無い平坦な状態
で形成できる。このため、段差部分でエッチレートが速
くなってゲート絶縁膜に穴が開く虞れがない。よって、
ゲート電極とソース電極との間およびゲート電極とドレ
イン電極との間でリークが少ない、信頼性の高いＴＦＴ
が得られる。
のＴＦＴによれば、ゲート絶縁膜およびＴＦＴのチャネ
ル部となるアモルファスＳｉ膜に段差が無い平坦な状態
で形成できる。このため、段差部分でエッチレートが速
くなってゲート絶縁膜に穴が開く虞れがない。よって、
ゲート電極とソース電極との間およびゲート電極とドレ
イン電極との間でリークが少ない、信頼性の高いＴＦＴ
が得られる。
【図１】本発明の一実施例であるＴＦＴの断面図であ
る。
る。
【図２】基板に形成される溝の一例を示す図である。
【図３】実施例におけるＴＦＴの製造工程を示す図であ
る。
る。
【図４】従来のアクティブマトリクス基板の平面図であ
る。
る。
【図５】従来のＴＦＴの断面図である。
１ 基板 ２ 溝 ４ ゲート電極 ５ 陽極酸化膜 ６ ゲート絶縁膜 ７ チャネル部アモルファスＳｉ膜 ８ エッチングストッパ ９ａ ソース領域 ９ｂ ドレイン領域 １０ａ ソース電極 １０ｂ ドレイン電極 １１ 絵素電極
Claims (4)
- 【請求項１】 基板と、 該基板に設けられた溝内に、溝の深さ寸法よりも短い厚
み寸法で形成されたゲート電極と、 該ゲート電極の上に、基板とほぼ面一に形成された陽極
酸化膜と、 該陽極酸化膜および基板の上に形成されたゲート絶縁膜
と、 該ゲート絶縁膜上に、該ゲート電極と対向する状態で形
成された半導体層と、 該半導体層上で分断して形成されたソース電極およびド
レイン電極と、 を有する薄膜トランジスタ。 - 【請求項２】 基板に溝を形成する工程と、 該溝内にゲート電極を溝の深さ寸法よりも短い厚み寸法
に形成する工程と、 該ゲート電極を陽極酸化して、ゲート電極上に陽極酸化
膜を基板とほぼ面一となるように形成する工程と、 該陽極酸化膜および基板の上にゲート絶縁膜を形成する
工程と、 該ゲート絶縁膜の上にチャネル部となる半導体層を形成
する工程と、 該半導体層の上で分断してソース電極とドレイン電極と
を形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項３】 基板と、 該基板に設けられた溝内に、基板とほぼ面一に形成され
たゲート電極と、 該ゲート電極および基板の上に形成されたゲート絶縁膜
と、 該ゲート絶縁膜上に、該ゲート電極と対向する状態で形
成された半導体層と、 該半導体層上で分断して形成されたソース電極およびド
レイン電極と、 を有する薄膜トランジスタ。 - 【請求項４】 基板に溝を形成する工程と、 該溝内に、ゲート電極を基板とほぼ面一となるように形
成する工程と、 該ゲート電極および基板の上にゲート絶縁膜を形成する
工程と、 該ゲート絶縁膜の上にチャネル部となる半導体層を形成
する工程と、 該半導体層の上で分断してソース電極とドレイン電極と
を形成する工程と、 を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24233692A JPH0697197A (ja) | 1992-09-10 | 1992-09-10 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24233692A JPH0697197A (ja) | 1992-09-10 | 1992-09-10 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697197A true JPH0697197A (ja) | 1994-04-08 |
Family
ID=17087684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24233692A Pending JPH0697197A (ja) | 1992-09-10 | 1992-09-10 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697197A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| JP2001217245A (ja) * | 2000-02-04 | 2001-08-10 | Sharp Corp | 電子部品およびその製造方法 |
| US7166502B1 (en) | 1999-11-10 | 2007-01-23 | Lg. Philips Lcd Co., Ltd. | Method of manufacturing a thin film transistor |
| KR100847985B1 (ko) * | 2007-06-25 | 2008-07-22 | 삼성전자주식회사 | 금속 배선 형성방법 |
| KR100876587B1 (ko) * | 2002-05-22 | 2008-12-31 | 엘지디스플레이 주식회사 | 박막트랜지스터를 포함하는 액정표시장치용 어레이기판과그 제조방법 |
-
1992
- 1992-09-10 JP JP24233692A patent/JPH0697197A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US7166502B1 (en) | 1999-11-10 | 2007-01-23 | Lg. Philips Lcd Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2001217245A (ja) * | 2000-02-04 | 2001-08-10 | Sharp Corp | 電子部品およびその製造方法 |
| KR100876587B1 (ko) * | 2002-05-22 | 2008-12-31 | 엘지디스플레이 주식회사 | 박막트랜지스터를 포함하는 액정표시장치용 어레이기판과그 제조방법 |
| KR100847985B1 (ko) * | 2007-06-25 | 2008-07-22 | 삼성전자주식회사 | 금속 배선 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981130 |