JPH0697696B2 - 不揮発性半導体メモリ素子 - Google Patents
不揮発性半導体メモリ素子Info
- Publication number
- JPH0697696B2 JPH0697696B2 JP60087145A JP8714585A JPH0697696B2 JP H0697696 B2 JPH0697696 B2 JP H0697696B2 JP 60087145 A JP60087145 A JP 60087145A JP 8714585 A JP8714585 A JP 8714585A JP H0697696 B2 JPH0697696 B2 JP H0697696B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate
- memory device
- drain
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電気的に書き込みおよび消去を行い得る、絶
縁ゲート型電界効果トランジスタ構造の不揮発性半導体
メモリ素子に関する。
縁ゲート型電界効果トランジスタ構造の不揮発性半導体
メモリ素子に関する。
電気的に書き込みを行なう１素子／メモリセルの不揮発
性半導体メモリ素子として、絶縁ゲート型電界効果トラ
ンジスタ構造のソース，ドレイン領域の間のチャネル領
域上に浮遊ゲートと制御ゲートを積層した、ホット・キ
ャリア注入型のいわゆるSAMOSメモリがよく知られてい
る。このSAMOSメモリ素子では例えばｎチャネルの場
合、ドレインおよび制御ゲートに正電圧を印加してチャ
ネル電流を流し、ドレイン領域近傍で生成されたホット
・キャリアのうち電子を浮遊ゲートに注入することによ
り書き込みが行われる。しかし従来のSAMOSメモリてせ
は、書き込んだ情報を電気的に消去することはできなか
った。
性半導体メモリ素子として、絶縁ゲート型電界効果トラ
ンジスタ構造のソース，ドレイン領域の間のチャネル領
域上に浮遊ゲートと制御ゲートを積層した、ホット・キ
ャリア注入型のいわゆるSAMOSメモリがよく知られてい
る。このSAMOSメモリ素子では例えばｎチャネルの場
合、ドレインおよび制御ゲートに正電圧を印加してチャ
ネル電流を流し、ドレイン領域近傍で生成されたホット
・キャリアのうち電子を浮遊ゲートに注入することによ
り書き込みが行われる。しかし従来のSAMOSメモリてせ
は、書き込んだ情報を電気的に消去することはできなか
った。
電気的に書き込みを行いかつ、電気的に消去をおこなう
不揮発性半導体メモリ素子としては、極薄いゲート絶縁
膜を用いてこのゲート絶縁膜中の電子のトンネリング現
象を利用するものがある。しかしこの様なトンネリング
現象を利用した不揮発性半導体メモリ素子では、書き込
みおよび消去の際に制御ゲートに極めて高い電圧を印加
することが必要である。このため、メモリ集積回路を構
成するには、チップ内部に昇圧回路を設けなければなら
ない、という難点がある。また高電圧がゲート絶縁膜に
かかるため、ゲート絶縁膜の劣化等、信頼性上も問題が
ある。
不揮発性半導体メモリ素子としては、極薄いゲート絶縁
膜を用いてこのゲート絶縁膜中の電子のトンネリング現
象を利用するものがある。しかしこの様なトンネリング
現象を利用した不揮発性半導体メモリ素子では、書き込
みおよび消去の際に制御ゲートに極めて高い電圧を印加
することが必要である。このため、メモリ集積回路を構
成するには、チップ内部に昇圧回路を設けなければなら
ない、という難点がある。また高電圧がゲート絶縁膜に
かかるため、ゲート絶縁膜の劣化等、信頼性上も問題が
ある。
本発明は上記の点に鑑みなされたもので、高電圧を用い
ることなく電気的な書き込みおよび消去を可能とした不
揮発性半導体メモリ素子を提供することを目的とする。
ることなく電気的な書き込みおよび消去を可能とした不
揮発性半導体メモリ素子を提供することを目的とする。
本発明はｎチャネルのSAMOSメモリ素子を基本とし、そ
の浮遊ゲート下の第１ゲート絶縁膜厚を100Å以下に設
定する。本発明者等の実験によれば、このような薄いゲ
ート絶縁膜を用いたｎチャネルSAMOSメモリ素子をゲー
ト電圧がドレイン電圧より低い条件で５極管動作領域で
チャネル電流を流した時、チャネル領域から浮遊ゲート
に正孔が注入されることが確認された。これは、ゲート
電圧か低い間はドレイン領域と浮遊ゲートの間にドレイ
ン近傍で発生した正孔を浮遊ゲート側に加速する電界が
働くためである。その実験データを第３図に示す。これ
はSAMOS構造ではなく通常のｎチャネルMOS構造でゲート
酸化膜厚を変化させて、ドレイン電圧6V、ゲート電圧1.
5〜2.5Vの条件で正孔電流のピーク値を測定したデータ
であるが、ゲート酸化膜厚が100Å以下でゲートに流れ
る正孔電流が顕著に増大していることが分る。一方、こ
の様な薄いゲート絶縁膜を用いたSAMOSメモリ素子を、
ゲート電圧がドレイン電圧と同程度またはそれより僅か
に高い条件でチャネル電流を流すと、従来のSAMOSメモ
リ素子での書き込みと同様にチャネル領域から電子が浮
遊ゲートに注入される。従って動作条件を選ぶことによ
り、チャネル領域から浮遊ゲートに正孔または電子を選
択的に注入することができることになる。その実験デー
タを第４図に示す。以上のことはｎチャネルの場合に特
徴的に認められる。
の浮遊ゲート下の第１ゲート絶縁膜厚を100Å以下に設
定する。本発明者等の実験によれば、このような薄いゲ
ート絶縁膜を用いたｎチャネルSAMOSメモリ素子をゲー
ト電圧がドレイン電圧より低い条件で５極管動作領域で
チャネル電流を流した時、チャネル領域から浮遊ゲート
に正孔が注入されることが確認された。これは、ゲート
電圧か低い間はドレイン領域と浮遊ゲートの間にドレイ
ン近傍で発生した正孔を浮遊ゲート側に加速する電界が
働くためである。その実験データを第３図に示す。これ
はSAMOS構造ではなく通常のｎチャネルMOS構造でゲート
酸化膜厚を変化させて、ドレイン電圧6V、ゲート電圧1.
5〜2.5Vの条件で正孔電流のピーク値を測定したデータ
であるが、ゲート酸化膜厚が100Å以下でゲートに流れ
る正孔電流が顕著に増大していることが分る。一方、こ
の様な薄いゲート絶縁膜を用いたSAMOSメモリ素子を、
ゲート電圧がドレイン電圧と同程度またはそれより僅か
に高い条件でチャネル電流を流すと、従来のSAMOSメモ
リ素子での書き込みと同様にチャネル領域から電子が浮
遊ゲートに注入される。従って動作条件を選ぶことによ
り、チャネル領域から浮遊ゲートに正孔または電子を選
択的に注入することができることになる。その実験デー
タを第４図に示す。以上のことはｎチャネルの場合に特
徴的に認められる。
本発明は以上の知見に基き、第１ゲート絶縁膜を100Å
以下としたｎチャネルSAMOSメモリ素子構造として、書
き込みは、正のドレイン電圧を印加すると同時に、制御
ゲートに正の書き込み用電圧を印加してドレイン領域近
傍で生成したホット・キャリアのうち電子を浮遊ゲート
に注入することにより行い、消去は、正のドレイン電圧
を印加すると同時に制御ゲートに前記書き込み用電圧よ
り小さくかつ書き込み状態の素子のしきい値電圧より大
きい消去用電圧を印加してドレイン領域近傍で生成され
たホット・キャリアのうち正孔を浮遊ゲートに注入する
ことにより行なうようにしたことを特徴とする。
以下としたｎチャネルSAMOSメモリ素子構造として、書
き込みは、正のドレイン電圧を印加すると同時に、制御
ゲートに正の書き込み用電圧を印加してドレイン領域近
傍で生成したホット・キャリアのうち電子を浮遊ゲート
に注入することにより行い、消去は、正のドレイン電圧
を印加すると同時に制御ゲートに前記書き込み用電圧よ
り小さくかつ書き込み状態の素子のしきい値電圧より大
きい消去用電圧を印加してドレイン領域近傍で生成され
たホット・キャリアのうち正孔を浮遊ゲートに注入する
ことにより行なうようにしたことを特徴とする。
本発明によれば、高電圧を用いることなく電気的な書き
込みおよび消去を行なうことのできる不揮発性半導体メ
モリ素子が得られる。従って本発明によれば、メモリ集
積回路を構成する場合にチップ内に昇圧回路を設ける必
要がなく、また高電圧を用いないため信頼性の高いメモ
リが実現する。
込みおよび消去を行なうことのできる不揮発性半導体メ
モリ素子が得られる。従って本発明によれば、メモリ集
積回路を構成する場合にチップ内に昇圧回路を設ける必
要がなく、また高電圧を用いないため信頼性の高いメモ
リが実現する。
以下本発明の実施例を説明する。
第１図は一実施例のSAMOSメモリ素子構造を示す。１は
ｐ型Si基板であり、その表面に互いに離隔したn+型のソ
ース領域２およびドレイン領域３が形成されている。こ
れらソース，ドレイン領域2,3の間の基板上に、第１ゲ
ート絶縁膜として100Å以下程度の熱酸化膜４を介して
第１層多結晶シリコン膜による浮遊ゲート５が形成さ
れ、この浮遊ゲート５上に更に第２ゲート絶縁膜として
例えば200Å程度の熱酸化膜６を介して第２層多結晶シ
リコン膜による制御ゲート７が形成されている。ゲート
長は１μｍ、ゲート幅は４μｍである。
ｐ型Si基板であり、その表面に互いに離隔したn+型のソ
ース領域２およびドレイン領域３が形成されている。こ
れらソース，ドレイン領域2,3の間の基板上に、第１ゲ
ート絶縁膜として100Å以下程度の熱酸化膜４を介して
第１層多結晶シリコン膜による浮遊ゲート５が形成さ
れ、この浮遊ゲート５上に更に第２ゲート絶縁膜として
例えば200Å程度の熱酸化膜６を介して第２層多結晶シ
リコン膜による制御ゲート７が形成されている。ゲート
長は１μｍ、ゲート幅は４μｍである。
このように構成されたメモリ素子の動作を第２図を用い
て次に説明する。
て次に説明する。
第２図（ａ）は情報書き込み時のチャネル領域のキャリ
アの様子を示している。書き込みは例えば、ドレイン電
圧VD＝6Vとし、制御ゲート７には書き込み用電圧VGW＝7
Vを印加する。これにより従来のSAMOSメモリ素子と同様
にチャネル領域のドレイン近傍で生成されたホット・キ
ャリアうち電子が浮遊ゲート５に注入される。
アの様子を示している。書き込みは例えば、ドレイン電
圧VD＝6Vとし、制御ゲート７には書き込み用電圧VGW＝7
Vを印加する。これにより従来のSAMOSメモリ素子と同様
にチャネル領域のドレイン近傍で生成されたホット・キ
ャリアうち電子が浮遊ゲート５に注入される。
この結果素子のしきい値電圧は、浮遊ゲートから見て初
期状態の約0.2Vから1.5V程度に変化する。これが書き込
み状態である。
期状態の約0.2Vから1.5V程度に変化する。これが書き込
み状態である。
第２図（ｂ）は情報消去時のチャネル領域のキャリアの
動きを示している。消去は、ドレイン電圧VD＝6Vとし、
制御ゲート７には書き込み用電圧より低い消去用電圧V
GEを印加して行なう。例えば制御ゲート７の面積が浮遊
ゲート５の２倍程度の場合、書き込み状態のしきい値が
1.5Vとすると、これより僅かに高い1.7V程度の電圧が浮
遊ゲート６にかかるように、VGE＝3.4Vとする。これに
より５極管動作でチャネル電流が流れ、ドレイン近傍で
生成されたホット・キャリアのうち正孔が選択的の浮遊
ゲート５に注入され、浮遊ゲート５内で電子との再結合
により情報消去がなされる。
動きを示している。消去は、ドレイン電圧VD＝6Vとし、
制御ゲート７には書き込み用電圧より低い消去用電圧V
GEを印加して行なう。例えば制御ゲート７の面積が浮遊
ゲート５の２倍程度の場合、書き込み状態のしきい値が
1.5Vとすると、これより僅かに高い1.7V程度の電圧が浮
遊ゲート６にかかるように、VGE＝3.4Vとする。これに
より５極管動作でチャネル電流が流れ、ドレイン近傍で
生成されたホット・キャリアのうち正孔が選択的の浮遊
ゲート５に注入され、浮遊ゲート５内で電子との再結合
により情報消去がなされる。
情報の読み出しは、ドレイン電圧VD＝6Vとし、制御ゲー
ト７に読み出し用電圧VGRを印加して、チャネル電流の
有無を検知することにより行なう。この読み出し用電圧
VGRは、書き込みが行われた素子ではチャネル電流が流
れず、書き込まれていない素子ではチャネル電流が流れ
るが電子注入も正孔注入も起こらないように、書き込み
用電圧VGWと消去用電圧VGEの中間値に選ぶ。このような
条件を満たす中間値は例えば第４図のデータでは4Vより
僅かに高いところにある。
ト７に読み出し用電圧VGRを印加して、チャネル電流の
有無を検知することにより行なう。この読み出し用電圧
VGRは、書き込みが行われた素子ではチャネル電流が流
れず、書き込まれていない素子ではチャネル電流が流れ
るが電子注入も正孔注入も起こらないように、書き込み
用電圧VGWと消去用電圧VGEの中間値に選ぶ。このような
条件を満たす中間値は例えば第４図のデータでは4Vより
僅かに高いところにある。
以上のように本実施例によれば、高電圧を用いることな
く、電気的な書き込みのみならず電気的な消去を行なう
ことのできる不揮発性半導体メモリ素子が得られる。従
ってメモリ集積回路を構成する場合、チップ内に昇圧回
路を設ける必要がなく、また高電圧を用いないため信頼
性の向上が図られる。
く、電気的な書き込みのみならず電気的な消去を行なう
ことのできる不揮発性半導体メモリ素子が得られる。従
ってメモリ集積回路を構成する場合、チップ内に昇圧回
路を設ける必要がなく、また高電圧を用いないため信頼
性の向上が図られる。
なお本発明は上記した実施例に限られるものではなく、
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
第１図は本発明の一実施例のSAMOSメモリ素子構造を示
す図、第２図（ａ）（ｂ）はこのメモリ素子での書き込
み時および消去時のチャネルでのキャリアの動きを模式
的に示す図、第３図はMOSトランジスタでのゲート正孔
電流のゲート酸化膜厚依存性を示す実験データ、第４図
は本発明のメモリ素子での書き込みと消去の原理を説明
するための実験データである。 １…ｐ型Si基板、２…n+型ソース領域、３…n+型ドレイ
ン領域。４…熱酸化膜（第１ゲート絶縁膜）、５…浮遊
ゲート、６…熱酸化膜（第２ゲート絶縁膜）、７…制御
ゲート。
す図、第２図（ａ）（ｂ）はこのメモリ素子での書き込
み時および消去時のチャネルでのキャリアの動きを模式
的に示す図、第３図はMOSトランジスタでのゲート正孔
電流のゲート酸化膜厚依存性を示す実験データ、第４図
は本発明のメモリ素子での書き込みと消去の原理を説明
するための実験データである。 １…ｐ型Si基板、２…n+型ソース領域、３…n+型ドレイ
ン領域。４…熱酸化膜（第１ゲート絶縁膜）、５…浮遊
ゲート、６…熱酸化膜（第２ゲート絶縁膜）、７…制御
ゲート。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】基板のｐ型半導体層に互いに離隔したｎ型
のソースおよびドレイン領域が形成され、これらソー
ス，ドレイン領域間のｐ型半導体層上に第１ゲート絶縁
膜を介して浮遊ゲートが形成され、この浮遊ゲート上に
第２ゲート絶縁膜を介して制御ゲートが形成された不揮
発性半導体メモリ素子において、前記第１ゲート絶縁膜
の膜厚を100Å以下とし、正のドレイン電圧を印加する
と同時に、前記制御ゲートに正の書き込み用電圧を印加
して前記ドレイン領域近傍で生成されたホット・キャリ
アのうち電子を前記浮遊ゲートに注入することにより書
き込みを行い、正のドレイン電圧を印加すると同時に、
前記制御ゲートに前記書き込み用電圧より小さくかつ書
き込み状態の素子のしきい値電圧より大きい正の消去用
電圧を印加して前記ドレイン領域近傍で生成されたホッ
ト・キャリアのうち正孔を前記浮遊ゲートに注入するこ
とにより消去を行なうようにしたことを特徴とする不揮
発性半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087145A JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087145A JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245577A JPS61245577A (ja) | 1986-10-31 |
| JPH0697696B2 true JPH0697696B2 (ja) | 1994-11-30 |
Family
ID=13906810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087145A Expired - Lifetime JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697696B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742491A (en) * | 1985-09-26 | 1988-05-03 | Advanced Micro Devices, Inc. | Memory cell having hot-hole injection erase mode |
| JPH01158777A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | フローティングゲート型不揮発性メモリ |
| JPH05326972A (ja) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | 不揮発性電子メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936786A (ja) * | 1972-08-11 | 1974-04-05 | ||
| JPS6050964A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-04-23 JP JP60087145A patent/JPH0697696B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61245577A (ja) | 1986-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |