JPH07101676B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH07101676B2 JPH07101676B2 JP2048548A JP4854890A JPH07101676B2 JP H07101676 B2 JPH07101676 B2 JP H07101676B2 JP 2048548 A JP2048548 A JP 2048548A JP 4854890 A JP4854890 A JP 4854890A JP H07101676 B2 JPH07101676 B2 JP H07101676B2
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 この発明は、半導体素子の製造方法、特に不純物拡散方
法に特徴を有する半導体素子の製造方法に関する。
法に特徴を有する半導体素子の製造方法に関する。
（ロ） 従来の技術 従来、半導体基板に基板の表裏両面から不純物拡散を行
い、アイソレーション層を得る場合には、不純物マスク
として酸化膜（SiO2）を使用し、高温拡散を行う。その
処理過程を第５図（ａ）〜第５図（ｂ）により説明する
と、先ずシリコン（Si）の半導体基板１の両面に酸化膜
２、３を形成し〔第５図（ａ）〕、次にフォトリゾ技術
等を用い、拡散すべき領域４の酸化膜２、３を除去し
（第５図（ｂ）〕、さらに酸化膜２、３及び酸化膜除去
部４の上面に、ボロン等の不純物５、６を塗布し〔第５
図（ｃ）〕、1270℃の高温で長時間に亘り、拡散領域７
と下の拡散領域８が連通するまで、拡散処理を行う。通
常酸化膜は5000〜8000Å程度の厚さであるが、ここでの
高温処理、そして、長時間の処理なので15000Å〜20000
Å程度に厚くし、拡散終了後に、表面を全面エッチング
して、つまり表面の酸化膜を一部除去し、ボロンリッチ
層を除去している。
い、アイソレーション層を得る場合には、不純物マスク
として酸化膜（SiO2）を使用し、高温拡散を行う。その
処理過程を第５図（ａ）〜第５図（ｂ）により説明する
と、先ずシリコン（Si）の半導体基板１の両面に酸化膜
２、３を形成し〔第５図（ａ）〕、次にフォトリゾ技術
等を用い、拡散すべき領域４の酸化膜２、３を除去し
（第５図（ｂ）〕、さらに酸化膜２、３及び酸化膜除去
部４の上面に、ボロン等の不純物５、６を塗布し〔第５
図（ｃ）〕、1270℃の高温で長時間に亘り、拡散領域７
と下の拡散領域８が連通するまで、拡散処理を行う。通
常酸化膜は5000〜8000Å程度の厚さであるが、ここでの
高温処理、そして、長時間の処理なので15000Å〜20000
Å程度に厚くし、拡散終了後に、表面を全面エッチング
して、つまり表面の酸化膜を一部除去し、ボロンリッチ
層を除去している。
（ハ） 発明が解決しようとする課題 上記した従来の高温拡散では、高温で長時間に亘る処理
が続くため、酸化膜が不純物（ボロン）と反応し、酸化
膜にピンホールが多く発生し（第４図参照）、このピン
ホールにより酸化膜の絶縁耐圧が悪化し、ショート等に
よる歩留りを低下させるという問題があった。
が続くため、酸化膜が不純物（ボロン）と反応し、酸化
膜にピンホールが多く発生し（第４図参照）、このピン
ホールにより酸化膜の絶縁耐圧が悪化し、ショート等に
よる歩留りを低下させるという問題があった。
この発明は、上記問題点に着目してなされたものであっ
て、高温拡散における酸化膜と不純物との反応を防止
し、ピンホールの発生を軽減し、歩留りの良い半導体素
子の製造方法を提供することを目的としている。
て、高温拡散における酸化膜と不純物との反応を防止
し、ピンホールの発生を軽減し、歩留りの良い半導体素
子の製造方法を提供することを目的としている。
（ニ） 課題を解決するための手段及び作用 この発明の半導体素子の製造方法は、半導体基板上に酸
化膜を形成し、次に拡散すべき領域の酸化膜を除去し、
その後、前記半導体基板の酸化膜及び酸化膜除去部上面
に不純物を塗布し、1000℃〜1300℃の温度で加熱して第
１の不純物拡散を行い、次に酸化膜上の不純物層の除去
処理を行い、続いて1000℃〜1300℃の温度で100時間〜2
00時間の加熱による第２の不純物拡散を行い、半導体基
板内に拡散領域を形成するようにしている。
化膜を形成し、次に拡散すべき領域の酸化膜を除去し、
その後、前記半導体基板の酸化膜及び酸化膜除去部上面
に不純物を塗布し、1000℃〜1300℃の温度で加熱して第
１の不純物拡散を行い、次に酸化膜上の不純物層の除去
処理を行い、続いて1000℃〜1300℃の温度で100時間〜2
00時間の加熱による第２の不純物拡散を行い、半導体基
板内に拡散領域を形成するようにしている。
この半導体素子の製造方法は、処理時間が数十分と比較
的短い第１の不純物拡散の後で、酸化膜上の不純物層の
除去処理を行い、高温長時間の第２の不純物拡散に入る
前に酸化膜上の不純物がすでに除去されているので、高
温長時間の不純物拡散に入っても、酸化膜と不純物の反
応が少なくなり、酸化膜におけるピンホールの発生が軽
減される。
的短い第１の不純物拡散の後で、酸化膜上の不純物層の
除去処理を行い、高温長時間の第２の不純物拡散に入る
前に酸化膜上の不純物がすでに除去されているので、高
温長時間の不純物拡散に入っても、酸化膜と不純物の反
応が少なくなり、酸化膜におけるピンホールの発生が軽
減される。
（ホ） 実施例 以下、実施例により、この発明を詳細に説明する。
第１図（ａ）乃至第１図（ｆ）は、この発明の一実施例
を示し、半導体基板にSCR用のアイソレーション層を形
成するための拡散処理過程を示す半導体基板の断面図で
ある。
を示し、半導体基板にSCR用のアイソレーション層を形
成するための拡散処理過程を示す半導体基板の断面図で
ある。
シリコン（Si）の半導体基板１の両面に酸化膜２、３を
形成すること〔第１図（ａ）〕、拡散すべき領域４の酸
化膜２、３を除去すること〔第１図（ｂ）〕、酸化膜
２、３及び酸化膜除去部４の上面にボロン等の不純物
５、６を塗布すること〔第１図（ｂ）〕は、第５図
（ａ）、第５図（ｂ）、第５図（ｃ）に示した従来方法
と同様である。ここで、ボロンソースとしては、PBF
（ポリボロンフィルム）、BN、BCl3等が使用される。
形成すること〔第１図（ａ）〕、拡散すべき領域４の酸
化膜２、３を除去すること〔第１図（ｂ）〕、酸化膜
２、３及び酸化膜除去部４の上面にボロン等の不純物
５、６を塗布すること〔第１図（ｂ）〕は、第５図
（ａ）、第５図（ｂ）、第５図（ｃ）に示した従来方法
と同様である。ここで、ボロンソースとしては、PBF
（ポリボロンフィルム）、BN、BCl3等が使用される。
この実施例の特徴は、いきなり、高温長時間の拡散処理
に移らず、30〜60分程度の比較的短時間の不純物拡散を
行い、半導体基板１の酸化膜除去部４より、半導体基板
ウェハ１に拡散領域７、８の成長を開始させる〔第１図
（ｄ）〕。この処理における温度プロセスの一例を示す
と、第２図（ａ）に示す通りである。半導体基板１を加
熱炉に入れて、温度1270℃における加熱30〜60分で半導
体基板（ウェハ）１を加熱炉から出し、次に今度は酸化
膜除去部４をマスクして、酸化膜２、３上をフォトリゾ
方式でエッチングし、酸化膜２、３上のボロンソースを
除去する〔第１図（ｅ）〕。このフォトリゾ・エッチン
グでは、逆に酸化膜除去部４がマスクされるので、この
部分におけるボロン層はエッチングされず、ボロン層が
減らないので、後のボロンの押込みに有効である。次
に、半導体基板１を再度加熱炉に入れ、第２図の不純物
拡散処理を行い、ボロンの押込みを行う。この処理にお
ける温度プロセスの一例を示すと第２図（ｂ）に示す通
りであり、1270℃の高温で170Hr〜190Hrの長時間に亘り
加熱を行う。これによりボロンの拡散領域としてｘ＝10
0μ〜120μの押入れが可能となり、半導体基板１の上面
よりの拡散領域７と下面よりの拡散領域８が連結され、
アイソレーション層９が形成される〔第１図（ｆ）〕。
に移らず、30〜60分程度の比較的短時間の不純物拡散を
行い、半導体基板１の酸化膜除去部４より、半導体基板
ウェハ１に拡散領域７、８の成長を開始させる〔第１図
（ｄ）〕。この処理における温度プロセスの一例を示す
と、第２図（ａ）に示す通りである。半導体基板１を加
熱炉に入れて、温度1270℃における加熱30〜60分で半導
体基板（ウェハ）１を加熱炉から出し、次に今度は酸化
膜除去部４をマスクして、酸化膜２、３上をフォトリゾ
方式でエッチングし、酸化膜２、３上のボロンソースを
除去する〔第１図（ｅ）〕。このフォトリゾ・エッチン
グでは、逆に酸化膜除去部４がマスクされるので、この
部分におけるボロン層はエッチングされず、ボロン層が
減らないので、後のボロンの押込みに有効である。次
に、半導体基板１を再度加熱炉に入れ、第２図の不純物
拡散処理を行い、ボロンの押込みを行う。この処理にお
ける温度プロセスの一例を示すと第２図（ｂ）に示す通
りであり、1270℃の高温で170Hr〜190Hrの長時間に亘り
加熱を行う。これによりボロンの拡散領域としてｘ＝10
0μ〜120μの押入れが可能となり、半導体基板１の上面
よりの拡散領域７と下面よりの拡散領域８が連結され、
アイソレーション層９が形成される〔第１図（ｆ）〕。
ここで、高温長時間の第２の不純物拡散に先立って第１
の不純物拡散を行う理由について記載する。前記したよ
うに、不純物拡散を長時間連続して行うと、第１図にお
いて、酸化膜2,3上に付着する不純物5,6が酸化膜2,3と
反応してしまい、酸化膜2,3にピンホール等が生じると
いった不具合が起こる。これを防ぐために、まず不純物
5,6を1000〜1300℃で30〜60分程度加熱し、半導体基板
１の拡散領域7,8内にそれぞれ不純物5,6をドープさせ
る。このドープ時には、拡散時間が比較的短時間である
ため、酸化膜2,3と不純物5,6との反応は殆ど起こらな
い。
の不純物拡散を行う理由について記載する。前記したよ
うに、不純物拡散を長時間連続して行うと、第１図にお
いて、酸化膜2,3上に付着する不純物5,6が酸化膜2,3と
反応してしまい、酸化膜2,3にピンホール等が生じると
いった不具合が起こる。これを防ぐために、まず不純物
5,6を1000〜1300℃で30〜60分程度加熱し、半導体基板
１の拡散領域7,8内にそれぞれ不純物5,6をドープさせ
る。このドープ時には、拡散時間が比較的短時間である
ため、酸化膜2,3と不純物5,6との反応は殆ど起こらな
い。
そして、酸化膜2,3上に付着した不純物5,6を除去した
後、拡散領域7,8内にドープされた不純物のみを、第２
の不純物拡散により基板１内に深く拡散させていくので
ある。この際、拡散領域7,8内の不純物だけでは不純物
の拡散量が不十分な場合があるので、酸化膜除去部４に
は不純物5,6を残しておき、第２の不純物拡散時の不純
物の押し込みに有効とするのである。勿論、第２の不純
物拡散時には、酸化膜2,3上に不純物5,6は存在しないた
め、酸化膜と不純物との反応は起こらない。このよう
に、第２の不純物拡散の前に第１の不純物拡散を行うこ
とで、酸化膜におけるピンホール等の発生が軽減される
のである。
後、拡散領域7,8内にドープされた不純物のみを、第２
の不純物拡散により基板１内に深く拡散させていくので
ある。この際、拡散領域7,8内の不純物だけでは不純物
の拡散量が不十分な場合があるので、酸化膜除去部４に
は不純物5,6を残しておき、第２の不純物拡散時の不純
物の押し込みに有効とするのである。勿論、第２の不純
物拡散時には、酸化膜2,3上に不純物5,6は存在しないた
め、酸化膜と不純物との反応は起こらない。このよう
に、第２の不純物拡散の前に第１の不純物拡散を行うこ
とで、酸化膜におけるピンホール等の発生が軽減される
のである。
なお、上記実施例において、第１の不純物拡散、第２の
不純物拡散とも、1000〜1300℃の加熱温度で実用的であ
る。また、第２の不純物拡散における時間は、拡散幅に
より100〜200時間の範囲で選択すればよい。
不純物拡散とも、1000〜1300℃の加熱温度で実用的であ
る。また、第２の不純物拡散における時間は、拡散幅に
より100〜200時間の範囲で選択すればよい。
以上のようにしてアイソレーション層９が形成される半
導体基板１は、高温長時間の拡散時に酸化膜２、３上の
不純物層、つまりボロンソースが除去されているので酸
化膜２、３とボロンとの反応する度合が少なく、したが
って半導体基板１上に生じるピンホールも少ない。概略
的に、この実施例方法により得られた半導体ウェハ（基
板）１のピンホール10は第３図（ａ）に示す状態であ
り、ボート位置とオリフラ部に若干発生する程度であ
り、90〜95％の歩留りが得られた。従来方法による半導
体ウェハ１のピンホールが第３図（ｂ）に示すようにウ
ェハ全体面にピンホール10が生じ、歩留りも40〜70％程
度であると比較すると格段の好結果を得ている。
導体基板１は、高温長時間の拡散時に酸化膜２、３上の
不純物層、つまりボロンソースが除去されているので酸
化膜２、３とボロンとの反応する度合が少なく、したが
って半導体基板１上に生じるピンホールも少ない。概略
的に、この実施例方法により得られた半導体ウェハ（基
板）１のピンホール10は第３図（ａ）に示す状態であ
り、ボート位置とオリフラ部に若干発生する程度であ
り、90〜95％の歩留りが得られた。従来方法による半導
体ウェハ１のピンホールが第３図（ｂ）に示すようにウ
ェハ全体面にピンホール10が生じ、歩留りも40〜70％程
度であると比較すると格段の好結果を得ている。
また、第４図（ａ）に示すように、本発明をSCRに実施
した場合の高温逆バイアス時のQAT（信頼性評価時間）
−IDRM（ピークオフ電圧の漏れ電流）の特性は、第４図
（ｂ）に示す従来例による場合に比べ、はるかに変動幅
が小さい結果を得ている。
した場合の高温逆バイアス時のQAT（信頼性評価時間）
−IDRM（ピークオフ電圧の漏れ電流）の特性は、第４図
（ｂ）に示す従来例による場合に比べ、はるかに変動幅
が小さい結果を得ている。
また、上記実施例では、酸化膜上の不純物層を除去する
のに、フォトリゾ・エッチング方式を採用しているが、
これに代えてフッ酸ライト・エッチングにより酸化膜上
のボロンリッチ層を除去してもよい。
のに、フォトリゾ・エッチング方式を採用しているが、
これに代えてフッ酸ライト・エッチングにより酸化膜上
のボロンリッチ層を除去してもよい。
（ヘ） 発明の効果 この発明によれば、1000℃〜1300℃の温度で加熱して第
１の不純物拡散を行い、次に酸化膜上の不純物層の除去
処理を行い、続いて1000℃〜1300℃の温度で100時間〜2
00時間の加熱による第２の不純物拡散を行い、半導体基
板内に拡散領域を形成するようにしているので、長時間
に亘る高温拡散時は、不純物が酸化膜上から除去されて
おり、したがって酸化膜と不純物との反応も少なく、ピ
ンホールの発生も軽減される。そのため、酸化膜の膜質
が向上し、信頼性試験、バイアス試験等に強くなり、ま
た耐圧不良による歩留り低下も格段に改善される。
１の不純物拡散を行い、次に酸化膜上の不純物層の除去
処理を行い、続いて1000℃〜1300℃の温度で100時間〜2
00時間の加熱による第２の不純物拡散を行い、半導体基
板内に拡散領域を形成するようにしているので、長時間
に亘る高温拡散時は、不純物が酸化膜上から除去されて
おり、したがって酸化膜と不純物との反応も少なく、ピ
ンホールの発生も軽減される。そのため、酸化膜の膜質
が向上し、信頼性試験、バイアス試験等に強くなり、ま
た耐圧不良による歩留り低下も格段に改善される。
第１図（ａ）、第１図（ｂ）、第１図（ｃ）、第１図
（ｄ）、第１図（ｅ）及び第１図（ｆ）は、この発明の
一実施例を示す拡散処理過程を説明するための半導体基
板の断面図、第２図（ａ）は、同処理過程における第１
の不純物拡散の温度プロセス例を示す図、第２図（ｂ）
は、同処理過程における第２の不純物拡散の温度プロセ
ス例を示す図、第３図（ａ）は、同実施例により得られ
た半導体ウェハのピンホール分布を示す図、第３図
（ｂ）は、従来方法の実施で得られた半導体ウェハのピ
ンホール分布を示す図、第４図（ａ）は、上記実施例に
より製造したSCRのQAT−IDRM特性を示す図、第４図
（ｂ）は、従来例により得られたSCRのQTA−IDRM特性を
示す図、第５図（ａ）、第５図（ｂ）、第５図（ｃ）及
び第５図（ｄ）は、従来の不純物拡散処理過程を説明す
るための半導体基板の断面図である。 1:半導体基板、２・3:酸化膜、4:酸化膜除去部、５・6:
ボロン層、７・8:拡散領域。
（ｄ）、第１図（ｅ）及び第１図（ｆ）は、この発明の
一実施例を示す拡散処理過程を説明するための半導体基
板の断面図、第２図（ａ）は、同処理過程における第１
の不純物拡散の温度プロセス例を示す図、第２図（ｂ）
は、同処理過程における第２の不純物拡散の温度プロセ
ス例を示す図、第３図（ａ）は、同実施例により得られ
た半導体ウェハのピンホール分布を示す図、第３図
（ｂ）は、従来方法の実施で得られた半導体ウェハのピ
ンホール分布を示す図、第４図（ａ）は、上記実施例に
より製造したSCRのQAT−IDRM特性を示す図、第４図
（ｂ）は、従来例により得られたSCRのQTA−IDRM特性を
示す図、第５図（ａ）、第５図（ｂ）、第５図（ｃ）及
び第５図（ｄ）は、従来の不純物拡散処理過程を説明す
るための半導体基板の断面図である。 1:半導体基板、２・3:酸化膜、4:酸化膜除去部、５・6:
ボロン層、７・8:拡散領域。
Claims (1)
- 【請求項１】半導体基板上に酸化膜を形成し、次に拡散
すべき領域の酸化膜を除去し、その後、前記半導体基板
の酸化膜及び酸化膜除去部上面に不純物を塗布し、1000
℃〜1300℃の温度で加熱して第１の不純物拡散を行い、
次に酸化膜上の不純物層の除去処理を行い、続いて1000
℃〜1300℃の温度で100時間〜200時間の加熱による第２
の不純物拡散を行い、半導体基板内に拡散領域を形成す
るようにした半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048548A JPH07101676B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048548A JPH07101676B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250729A JPH03250729A (ja) | 1991-11-08 |
| JPH07101676B2 true JPH07101676B2 (ja) | 1995-11-01 |
Family
ID=12806429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048548A Expired - Lifetime JPH07101676B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016189411A (ja) * | 2015-03-30 | 2016-11-04 | 新電元工業株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143031A (en) * | 1979-04-25 | 1980-11-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58175845A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体装置における分離拡散領域の構造 |
| JPS63117419A (ja) * | 1986-11-06 | 1988-05-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-02-28 JP JP2048548A patent/JPH07101676B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03250729A (ja) | 1991-11-08 |
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