JPH03250729A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体素子の製造方法、特に不純物拡散方
法に特徴を有する半導体素子の製造方法に関する。

（ロ）従来の技術 従来、半導体基板に基板の表裏両面から不純物拡散を行
い、アイソレーション層を得る場合には、不純物マスク
として酸化ｐ（ＳｉＯ□）を使用し、高温拡散を行う。

その処理過程を第５図（ａｎ〜第５図（ｄ）により説明
すると、先ずシリコン（Ｓｉ）の半導体基板１の両面に
酸化膜２１．３を形成し〔第５図（ａ））、次にフォト
リゾ技術等を用い、拡散すべき領域４の酸化膜２．３を
除去しく第５図Ｑ））　’ｊ、さらに酸化膜２．３及び
酸化膜除去部４の上面に、ボロン等の不純物５．６を塗
布し〔第５図（Ｃ）〕、Ｉ２７０℃の高温で長時間に亘
り、拡散領域７と下の拡散領域８が連通ずるまで、拡散
処理を行う。

通常酸化膜は５０００〜８０００人程度の厚さであるが
、ここでの高温処理、そして、長時間の処理なので１５
０００人〜２００００人程度に厚くし、拡散終了後に、
表面を全面エツチングして、つまり表面の酸化膜を一部
除去し、ボロンリッチ層を除去している。

（ハ）発明が解決しようとする課題 上記した従来の高温拡散では、高温で長時間に口る処理
か続＜１コめ　酸化膜か不純ｆｒ）＋ホロン）と反応し
、酸化ｌＩＩ：！乙こピンホールか多く発生しく第４図
参照）　ごのピンホールにより酸化膜の絶縁耐圧が悪化
し、ショート等による歩留りを低下させるという問題が
あった。

この発明は、上記問題点に着目してなされたものであっ
て、高温拡散における酸化膜と不純物との反応を防止し
、ピンホールの発生を軽減し、歩留りの良い半導体素子
の製造方法を提供することを目的としている。

（ニ）課題を解決するための手段及び作用この発明の半
導体素子の製造方法は、半導体基板上に酸化膜を形成し
、次に拡散すべき領域の酸化膜を除去し、その後、前記
半導体基板の酸化膜及び酸化膜除去部上面に不純物を塗
布し、１０００“０〜１３００℃の温度で数十分加熱し
て第１の不純物拡散を行い、次に酸化膜上の不純物層の
除去処理を行い、続いて１０００℃〜１３００　’Ｃの
温度で］、　Ｏ０時間〜２００時間の加熱による第２の
不純物拡散を行い、半導体基板内Ｃコ拡散領域を形成す
るようにしている。

この半導体素子の製造力弓ハは、処理時間が数十分と比
較的短い第１の不純物拡散の後で、酸化膜上の不純物層
の除去処理を行い、同温長時間の第２の不純物拡散に入
る前に酸化膜上の不純物かすでに除去されているので、
品温長時間の不純物拡散に入っても、酸化膜と不純物の
反応が少なくなり、酸化膜におけるピンホールの発生が
軽減される。

（ホ）実施例 以下、実施例により、この発明の詳細な説明する。

第１図（ａ）乃至第１図げ）は、この発明の一実施例を
示し、半導体基板にＳＣＲ用のアイソし・−ジョン層を
形成するための拡散処理過程を示す半導体基板の断面図
である。

シリコン（Ｓ　ｉ　）の半導体基板１の両面に酸化膜２
．３を形成すること〔第１図（ａ））、拡散すべき領域
４の酸化膜２．３を除去すること〔第１図（ｂ）Ｌ酸化
膜２．３及び酸化膜除去部４の上面に十〇ノ等の不純物
５．６を塗布することＣ第１図（ｂ））は、第５Ｖ（ａ
ｔ、第一）［ｋ（ｂ）、第、５図（Ｃｊ　４１示した従
来方法と同様である。ここで、ホロンソースとしては、
ＰＢＦ（ポリホロンフィルム）、ＢＮ′、Ｂｒ：ｐ、等
が使用される。

このＴ協働の特徴は、いきなり、高温長時間の拡散処理
Ｑこ移らず、３０〜６０分程度の比較的短時間の不純物
拡散を行い、半導体基板１の酸化膜除去部４より、半導
体基板ウェハｊに拡散領域７．８の成長を開始させる〔
第１図（ｄ）〕。この処理における温度プロセスの一例
を示すと１、第２図（ａ）に示す通りである。半導体基
板ｌを加鯵炉に入れて、温度１２７０℃における加熱３
０〜６０分で半導体基板（ウェハ）１を加熱炉から出し
、次に今度は酸化膜除去部４をマスクして、酸化膜２．
３上をフォトリヅ方式でエツチングし、酸化膜２．３上
のポロンソースを除去する（第１図（ｅ）〕。このフォ
トリヅ・エツチングでは、逆に酸化膜除去部４がマスク
されるので、この部分におけるホロン層は工・ノチング
されず、ホロン層が減らないので、後のホロンの押込み
に有効である。次に、半導体基板１を再度加熱炉に入れ
、第２図の不純物拡散処理を行い、ホロンの押込みを行
う。この処理における温度プロヤスの一例を示すと第２
図（ｂｌに示す辿りであり、＋　２７０　’Ｃの高温で
１７０１＋ｒ〜１９０Ｈｒの長時間Ｑこ亘り加熱を行う
。これによりホロンの拡散領域としてｘ　＝　ｌ　００
　（ｔ〜１２０μの押入れが可能となり、半導体基板１
の上面よりの拡散領域７と下面よりの拡散領域８か連結
され、アイソレーション層９か形成される。

なお、ｈ記実協働において、第１の不純物拡散、第２の
不純物拡散とも、１０００〜１３００’ｃ（７）加熱温
度で実用的である。また、第２の不純物拡散における時
間は、拡散幅により１００〜２００時間の範囲で選択す
ればよい。

以−」二のようにしてアイソレーション層９が形成され
る半導体基板１は、高温長時間の拡散時に酸化ＩＩ！　
２．３上の不純物層、つまりボロンソースが除去されて
いるので酸化１１９２．３とホロンとの反応する度合か
少なく、したかって半導体基板１上に生じるピンホール
も少ない。概略的に、この実施例方法により得られた半
導体ウェハ（基板）１のピンホール１０は第３し１（ａ
）に示す状態であり、ホード位置とオリフラ部に若干発
生ずる程度であり、９０〜９５％の歩留りが得られた。

従来方法による半導体ウェハ１のピンホールが第３図（
ｂ）に示すようにウェハ全体面にピンホール１０か生じ
、歩留りも４０〜７０％程度であると比較すると格段の
好結果を得ている。

また、第４図（ａ）に示すように、本発明をＳＣＲに実
施した場合の高温逆バイアス時のＱＡＴ　（信頼性評価
時間）−１゜＊ｌＩ　　（ピークオフ電圧の漏れ電流）
の特性は、第４図（ｂ）に示す従来例による場合に比べ
、はるかに変動幅が小さい結果を得ている。

また、上記実施例では、酸化膜上の不純物層を除去する
のに、フォトリゾ・エツチング方式を採用しているが、
これに代えてフッ酸ライト・エツチングにより酸化膜上
のボロンリッチ層を除去してもよい。

（へ）発明の効果 この発明によγ１．は、＋０００℃−１３００°（：の
温度で数十分加熱して第１の不純物拡散を行い、次に酸
化膜上の不純物層の除去処理を行い、続いて１０００℃
〜１３００℃０′）温度で１００時間〜２００時間の加
熱による第２の不純物拡散を行い、半導体基板内に拡散
領域を形成するようにしているので、長時間に亘る高温
拡散時は、不純物か酸化膜上から除去されており、し、
たかって酸化膜と不純物との反応も少なく、ピンホール
の発生も軽減される。そのため、酸化膜の膜質か向上し
、信頼性試験、バイアス試験等に強くなり、また耐圧不
良による歩留り低下も格段に改善される。

【図面の簡単な説明】

第１図（ａ）、第１図（１））、第１図（Ｃ）、第１図
（ｄ、）、第１図（ｅ）及び第１図げ）は、この発明の
一実施例を示す拡散処理過程を説明する１こめの半導体
基板の断面図、第２図（ａ）は、同処理過程における第
１の不純物拡散の温度プロセス例を示すし１、第２図（
ｂ）は、同処理過程における第２の不純物拡散の温度プ
ロセス例をボ１図、第３図ｊａ）は、同実梅例により得
られ１こ半導体ウェハのピンホール分布を示す図、第、
３図（１））は、従来方法の実施で得られた半導体つ℃
ハのピンホール分布を示す図、第４図（ａｌは、−上記
実施例により製造したＳＣＲのＱ　Ａ　Ｔ　　Ｉ　ＤＲ
Ｍ特性を示す図、第４図（ｂ）は、従来例により得られ
たＳＣＲのＱ　Ａ　Ｔ　　Ｉ　ＤＡＭ特性を示すＭ、第
５図ａ）、第５図（ｂ）、第５１１Ｄ（Ｃ）及び第５図
（ｄ）は、従来の不純物拡散処理過程を説明するための
半導体基板の断面図である。 に半導体基板、　　　２・３：酸化膜、４：酸化膜除去
部、　　５・６：ホロン層、７・８：拡散領域。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に酸化膜を形成し、次に拡散すべき
   領域の酸化膜を除去し、その後、前記半導体基板の酸化
   膜及び酸化膜除去部上面に不純物を塗布し、１０００℃
   〜１３００℃の温度で数十分加熱して第１の不純物拡散
   を行い、次に酸化膜上の不純物層の除去処理を行い、続
   いて１０００℃〜１３００℃の温度で１００時間〜２０
   ０時間の加熱による第２の不純物拡散を行い、半導体基
   板内に拡散領域を形成するようにした半導体素子の製造
   方法。