JPH07104392B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH07104392B2 JPH07104392B2 JP1038948A JP3894889A JPH07104392B2 JP H07104392 B2 JPH07104392 B2 JP H07104392B2 JP 1038948 A JP1038948 A JP 1038948A JP 3894889 A JP3894889 A JP 3894889A JP H07104392 B2 JPH07104392 B2 JP H07104392B2
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- cell
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、さらに詳しくは半導体
装置の検査のための構成に関するものである。
装置の検査のための構成に関するものである。
近年、集積回路の規模の増大に伴い、回路機能を集積化
する一手法としていわゆるスタンダード・セル方式が重
要視されるようになってきている。スタンダード・セル
方式とは、要求される機能の集積化を実現する際に、予
め比較的まとまった機能を有する回路（たとえば乗算回
路やアキュームレータなどであり，以下においてこのよ
うな回路を「セル」という。）を準備しておき、このセ
ルを組み合わせて集積回路を設計する手法である。
する一手法としていわゆるスタンダード・セル方式が重
要視されるようになってきている。スタンダード・セル
方式とは、要求される機能の集積化を実現する際に、予
め比較的まとまった機能を有する回路（たとえば乗算回
路やアキュームレータなどであり，以下においてこのよ
うな回路を「セル」という。）を準備しておき、このセ
ルを組み合わせて集積回路を設計する手法である。
最近では、集積回路に要求される機能が多様化し、また
回路構成が複雑かつ大規模なものとなるに至って、CAD
（Computer-Aided-Design）技術を駆使した前記スタン
ダード・セル方式による集積回路の開発が行われるよう
になっている。このような集積回路では、所望の機能を
達成しているかどうかを検査することが必要であるが、
スタンダード・セル方式の集積回路ではこの検査が困難
なものとなっている。
回路構成が複雑かつ大規模なものとなるに至って、CAD
（Computer-Aided-Design）技術を駆使した前記スタン
ダード・セル方式による集積回路の開発が行われるよう
になっている。このような集積回路では、所望の機能を
達成しているかどうかを検査することが必要であるが、
スタンダード・セル方式の集積回路ではこの検査が困難
なものとなっている。
第３図はスタンダード・セル方式のLSIチップの基本的
な構成を簡略化して示す平面図である。このLSIチップ
１は通常、プラスチックやセラミックスなどで作製した
LSIパッケージ（図示せず。）にマウントされて、取り
扱い易くされている。このLSIチップ１は半導体基板上
にスイッチング素子などの素子や配線導体などを形成し
て構成される。LSIチップ１は、前記素子などにアルミ
ニウム薄層などの配線導体で接続したボンディングパッ
ド２が形成されており、このボンディングパッド２と前
記LSIパッケージに設けた外部接続端子（図示せず。）
との間は25μｍφ程度の細い金線など（図示せず。）で
接続される。
な構成を簡略化して示す平面図である。このLSIチップ
１は通常、プラスチックやセラミックスなどで作製した
LSIパッケージ（図示せず。）にマウントされて、取り
扱い易くされている。このLSIチップ１は半導体基板上
にスイッチング素子などの素子や配線導体などを形成し
て構成される。LSIチップ１は、前記素子などにアルミ
ニウム薄層などの配線導体で接続したボンディングパッ
ド２が形成されており、このボンディングパッド２と前
記LSIパッケージに設けた外部接続端子（図示せず。）
との間は25μｍφ程度の細い金線など（図示せず。）で
接続される。
3,4は前述のスタンダード・セルであって、この第３図
には２個しか示されていないが、通常は相当数のスタン
ダード・セルが備えられている。セル3,4間は相互接続
バス７で接続されており、これらのセル3,4はボンディ
ングパッド群5,6から入力される信号に対応する信号を
それぞれボンディングパッド8,9に導出する。
には２個しか示されていないが、通常は相当数のスタン
ダード・セルが備えられている。セル3,4間は相互接続
バス７で接続されており、これらのセル3,4はボンディ
ングパッド群5,6から入力される信号に対応する信号を
それぞれボンディングパッド8,9に導出する。
LSIチップ１が不良であって、その機能を正常に行うこ
とができない場合には、このようなLSIチップ１をLSIパ
ッケージに封止などしてしまうと、集積回路の歩留りが
悪くなり、コストの増大を招く。このため通常、LSIチ
ップ１の機能の検査は、このLSIチップ１を封止する前
に行われる。
とができない場合には、このようなLSIチップ１をLSIパ
ッケージに封止などしてしまうと、集積回路の歩留りが
悪くなり、コストの増大を招く。このため通常、LSIチ
ップ１の機能の検査は、このLSIチップ１を封止する前
に行われる。
このLSIチップ１の機能の検査に当たっては、パッド群
5,6からそれぞれ第４図（１），（２）；（３），
（４）に示される試験信号を入力し、パッド8,9に導出
される信号と、セル3,4が正常に機能している場合に前
記パッド群5,6からの試験信号に対応してパッド8,9に導
出されると予想される信号とを比較することによって行
われる。前述の第４図に示された試験信号の波形は一例
であって、LSIチップ１の設計者などによって適宜設定
されるべきものである。
5,6からそれぞれ第４図（１），（２）；（３），
（４）に示される試験信号を入力し、パッド8,9に導出
される信号と、セル3,4が正常に機能している場合に前
記パッド群5,6からの試験信号に対応してパッド8,9に導
出されると予想される信号とを比較することによって行
われる。前述の第４図に示された試験信号の波形は一例
であって、LSIチップ１の設計者などによって適宜設定
されるべきものである。
前述のLSIチップ１の機能の検査を簡単な例でさらに詳
細に説明する。たとえば第３図に示されたセル３が第５
図（１）に示された回路機能を有するものとし、セル４
が第５図（２）に示された回路機能を有するものとす
る。なお、以下おいてはセル3,4の回路機能をそれぞれ
機能［Ａ］，機能［Ｂ］などという。
細に説明する。たとえば第３図に示されたセル３が第５
図（１）に示された回路機能を有するものとし、セル４
が第５図（２）に示された回路機能を有するものとす
る。なお、以下おいてはセル3,4の回路機能をそれぞれ
機能［Ａ］，機能［Ｂ］などという。
たとえば、第５図図示のセル３が単独で存在している場
合にその機能［Ａ］を検査する場合には、セル３の入力
端子a,b,cに第６図（１），（２），（３）に示す試験
信号をそれぞれ入力するようにすればよい。このときに
出力端子ｄに導出されると予想される信号は第６図
（４）に示されており、したがって実際に導出される信
号と、第６図（４）図示の信号とが一致すればセル３は
正しく動作していることが判り、また一致しなければセ
ル３が不良であることが判る。
合にその機能［Ａ］を検査する場合には、セル３の入力
端子a,b,cに第６図（１），（２），（３）に示す試験
信号をそれぞれ入力するようにすればよい。このときに
出力端子ｄに導出されると予想される信号は第６図
（４）に示されており、したがって実際に導出される信
号と、第６図（４）図示の信号とが一致すればセル３は
正しく動作していることが判り、また一致しなければセ
ル３が不良であることが判る。
セル４が単独で存在している場合にその機能［Ｂ］を検
査する場合も同様に、たとえば第６図（５）に示される
試験信号を入力端子ｅに与え、出力端子ｆに導出される
信号を第６図（６）に示される信号と比較するようにす
ればよい。
査する場合も同様に、たとえば第６図（５）に示される
試験信号を入力端子ｅに与え、出力端子ｆに導出される
信号を第６図（６）に示される信号と比較するようにす
ればよい。
第６図に示された信号は、下記第１表および第２表に真
理値表として示されている。
理値表として示されている。
第３図に示された実際の回路ではセル3,4は相互接続バ
ス７で接続されている。このときたとえば前記セル3,4
の接続によって第７図に示される回路が構成されるもの
とし、このセル3,4の接続によって新たな機能［Ｃ］が
実現される場合を想定する。
ス７で接続されている。このときたとえば前記セル3,4
の接続によって第７図に示される回路が構成されるもの
とし、このセル3,4の接続によって新たな機能［Ｃ］が
実現される場合を想定する。
この第７図に示された回路の真理値表は下記第３表に示
されている。
されている。
すなわち、第７図に示された回路機能［Ｃ］は、この真
理値表に対応する試験信号を端子a,b,eに入力し、前記
真理値表に示された信号が出力端子d,fに得られるかど
うかを監視することによって検査することができる。
理値表に対応する試験信号を端子a,b,eに入力し、前記
真理値表に示された信号が出力端子d,fに得られるかど
うかを監視することによって検査することができる。
このように、LSIチップ１の回路機能を検査するときに
は、セル3,4の各機能［Ａ］，［Ｂ］の組み合わせによ
って得た機能［Ｃ］に対応する試験信号を入力すること
となるが、たとえば複数種類のスタンダード・セルをそ
れぞれ数10個程度使用したような大規模なLSIチップで
は、前記試験信号の作成のために多大な時間と労力が必
要となる。また仕様の異なるLSIチップ毎にそれぞれに
対応する試験信号を作成しなければならず、しかも実際
には試験信号を加えることができる端子の数や種類の制
限がることなどから、LSIチップの機能の検査は困難を
極めていた。
は、セル3,4の各機能［Ａ］，［Ｂ］の組み合わせによ
って得た機能［Ｃ］に対応する試験信号を入力すること
となるが、たとえば複数種類のスタンダード・セルをそ
れぞれ数10個程度使用したような大規模なLSIチップで
は、前記試験信号の作成のために多大な時間と労力が必
要となる。また仕様の異なるLSIチップ毎にそれぞれに
対応する試験信号を作成しなければならず、しかも実際
には試験信号を加えることができる端子の数や種類の制
限がることなどから、LSIチップの機能の検査は困難を
極めていた。
この発明の目的は、機能の検査が格段に容易に行われる
ようにした半導体装置を提供することである。
ようにした半導体装置を提供することである。
この発明の半導体装置は、複数のスタンダード・セル
と、 このスタンダード・セル間を接続／遮断する切換手段
と、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにしたものである。
と、 このスタンダード・セル間を接続／遮断する切換手段
と、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにしたものである。
この発明の構成によれば、各スタンダード・セル毎に、
各スタンダード・セルの各機能を検査するための試験信
号を記憶した記憶手段が設けられる。相互に接続すべき
スタンダード・セル間にはこのスタンダード・セル間を
接続／遮断する切換手段が設けられており、半導体装置
の機能の検査時には、前記切換手段は前記相互に接続す
べきスタンダード・セル間を遮断して、各スタンダード
・セルを独立させる。このようにして各スタンダード・
セルを独立させた状態で、前記記憶手段からの試験信号
を対応するスタンダード・セルに入力することによって
各スタンダード・セルの検査を行うことができる。
各スタンダード・セルの各機能を検査するための試験信
号を記憶した記憶手段が設けられる。相互に接続すべき
スタンダード・セル間にはこのスタンダード・セル間を
接続／遮断する切換手段が設けられており、半導体装置
の機能の検査時には、前記切換手段は前記相互に接続す
べきスタンダード・セル間を遮断して、各スタンダード
・セルを独立させる。このようにして各スタンダード・
セルを独立させた状態で、前記記憶手段からの試験信号
を対応するスタンダード・セルに入力することによって
各スタンダード・セルの検査を行うことができる。
このようにして、この発明では半導体装置の機能の検査
は各スタンダード・セルを個別的に検査することによっ
て行われる。前記機能の検査の後には、切換手段は前記
相互に接続すべきスタンダード・セル間を接続し、これ
によって半導体装置の全体としての機能を実現するため
の接続が達成される。
は各スタンダード・セルを個別的に検査することによっ
て行われる。前記機能の検査の後には、切換手段は前記
相互に接続すべきスタンダード・セル間を接続し、これ
によって半導体装置の全体としての機能を実現するため
の接続が達成される。
第１図はこの発明の一実施例の半導体装置であるLSIチ
ップ10の構成を簡略化して示す平面図である。この第１
図において、前述の第３図に示された各部と同等の部分
には同一の参照符号を付して示す。
ップ10の構成を簡略化して示す平面図である。この第１
図において、前述の第３図に示された各部と同等の部分
には同一の参照符号を付して示す。
このLSIチップ10は、複数のスタンダード・セルを備え
ており、第１図にはそのうちの２個のスタンダード・セ
ル3,4（以下「セル3,4」などという。）のみが示されて
いる。セル3,4間には、このセル3,4間を接続／遮断する
切換手段34が設けられている。切換手段34とセル３との
間はバス11によって接続され、切換手段34とル４との間
はバス12によって接続される。
ており、第１図にはそのうちの２個のスタンダード・セ
ル3,4（以下「セル3,4」などという。）のみが示されて
いる。セル3,4間には、このセル3,4間を接続／遮断する
切換手段34が設けられている。切換手段34とセル３との
間はバス11によって接続され、切換手段34とル４との間
はバス12によって接続される。
前記セル3,4を含む複数のスタンダード・セルにおいて
相互に接続すべきスタンダード・セル間には前記切換手
段34と同様な切換手段が設けられている。前記複数のス
タンダード・セルのそれぞれに関連して、各スタンダー
ド・セルの各機能を検査するための試験信号をそれぞれ
記憶したROM（リード・オンリ・メモリ）が設けられて
おり、前記セル3,4に対応するROMは参照符号31,41でそ
れぞれ示されている。
相互に接続すべきスタンダード・セル間には前記切換手
段34と同様な切換手段が設けられている。前記複数のス
タンダード・セルのそれぞれに関連して、各スタンダー
ド・セルの各機能を検査するための試験信号をそれぞれ
記憶したROM（リード・オンリ・メモリ）が設けられて
おり、前記セル3,4に対応するROMは参照符号31,41でそ
れぞれ示されている。
切換手段34は、たとえばLSIチップ10がMOSプロセスで作
製されるものであるときには、トライ・ステート回路な
どによって構成される。この切換手段34は、LSIチップ1
0の機能の検査を行うときには、セル3,4間を遮断し、こ
の検査の終了の後にはセル3,4間を接続する。
製されるものであるときには、トライ・ステート回路な
どによって構成される。この切換手段34は、LSIチップ1
0の機能の検査を行うときには、セル3,4間を遮断し、こ
の検査の終了の後にはセル3,4間を接続する。
LSIチップ10の機能の検査は、前記切換手段34によって
セル3,4間を遮断した状態で、各セル3,4にそれぞれ対応
して設けたROM31,41からの試験信号を入力し、この場合
の各セル3,4の出力信号を監視するようにして行われ
る。この出力信号の監視は、たとえば、前記ROM31,41
に、前記試験信号の入力に対して予想されるセル3,4の
各出力信号が記憶されているときには、この記憶した出
力信号と実際の出力信号との一致を検出することによっ
て実現される。
セル3,4間を遮断した状態で、各セル3,4にそれぞれ対応
して設けたROM31,41からの試験信号を入力し、この場合
の各セル3,4の出力信号を監視するようにして行われ
る。この出力信号の監視は、たとえば、前記ROM31,41
に、前記試験信号の入力に対して予想されるセル3,4の
各出力信号が記憶されているときには、この記憶した出
力信号と実際の出力信号との一致を検出することによっ
て実現される。
前述のLSIチップ10の機能の検査を簡単な例でさらに詳
細に説明する。たとえば第１図に示されたセル3,4が第
２図に示す回路機能をそれぞれ有しているものとする。
ROM31からの試験信号は入力端子T11,T12,T13から入力さ
れ、ROM41からの試験信号は入力端子T14から入力され
る。入力端子T11,T12とセル３の入力端子T1,T2との間に
はそれぞれスイッチング手段S1,S2が設けられており、
前記バス11に接続された入力端子T3には、バス12からの
セル４の出力信号と、入力端子T13からの試験信号とが
前記切換手段34によって切り換えられて与えられる。ま
た入力端子T14とセル４の入力端子T4との間には、スイ
ッチング手段S4が設けられている。
細に説明する。たとえば第１図に示されたセル3,4が第
２図に示す回路機能をそれぞれ有しているものとする。
ROM31からの試験信号は入力端子T11,T12,T13から入力さ
れ、ROM41からの試験信号は入力端子T14から入力され
る。入力端子T11,T12とセル３の入力端子T1,T2との間に
はそれぞれスイッチング手段S1,S2が設けられており、
前記バス11に接続された入力端子T3には、バス12からの
セル４の出力信号と、入力端子T13からの試験信号とが
前記切換手段34によって切り換えられて与えられる。ま
た入力端子T14とセル４の入力端子T4との間には、スイ
ッチング手段S4が設けられている。
LSIチップ10の検査に当たっては、スイッチング手段S1,
S2,S4は導通状態とされ、切換手段34は入力端子T3を入
力端子T13側に接続する。これによって、セル３にはROM
31からの、セル４にはROM41からの各試験信号が入力さ
れることとなる。セル３の入力端子T1〜T3に入力される
試験信号の一例と、この試験信号の入力に対してセル３
の機能が正常である場合にセル３の出力端子T5に導出さ
れる信号とが下記第４表に真理値表として示されてお
り、またセル４に関する同様な真理値表が下記第５表に
示されている。なおT6はセル４の出力端子である。
S2,S4は導通状態とされ、切換手段34は入力端子T3を入
力端子T13側に接続する。これによって、セル３にはROM
31からの、セル４にはROM41からの各試験信号が入力さ
れることとなる。セル３の入力端子T1〜T3に入力される
試験信号の一例と、この試験信号の入力に対してセル３
の機能が正常である場合にセル３の出力端子T5に導出さ
れる信号とが下記第４表に真理値表として示されてお
り、またセル４に関する同様な真理値表が下記第５表に
示されている。なおT6はセル４の出力端子である。
したがって、出力端子T5,T6に上記第４表または第５表
に示される信号が導出されるかどうかを監視することに
より、セル3,4の機能が正常であるかどうかを判断する
ことができる。
に示される信号が導出されるかどうかを監視することに
より、セル3,4の機能が正常であるかどうかを判断する
ことができる。
このような検査の結果セル3,4を含む全てのスタンダー
ド・セルの各機能が正常であることが確かめられた後に
は、前記スイッチング手段S1,S2,S4は遮断され、切換手
段34は入力端子T3をバスライン12側に接続させるように
切り換えられる。この後LSIチップ10はLSIパッケージな
どに封止される。
ド・セルの各機能が正常であることが確かめられた後に
は、前記スイッチング手段S1,S2,S4は遮断され、切換手
段34は入力端子T3をバスライン12側に接続させるように
切り換えられる。この後LSIチップ10はLSIパッケージな
どに封止される。
以上のようにこの実施例では、スタンダード・セル間を
切換手段34などの切換手段によって遮断して各スタンダ
ード・セルを独立させ、各スタンダード・セル毎の機能
の検査を行うことにより、LSIチップ10の機能の検査が
行われる。この検査はLSIチップ10の全体の機能のいわ
ば近似的な検査であるが、検査箇所が細分化されている
ためかえって故障箇所の発見が容易である。しかも従来
のようなLSIチップの機能の検査では、実際には端子数
およびその種類の制限などのために試験信号の自由度が
小さく、このためその精度が限定されることを考え併せ
ると、この実施例における検査では格段に検査精度が向
上されることが理解される。
切換手段34などの切換手段によって遮断して各スタンダ
ード・セルを独立させ、各スタンダード・セル毎の機能
の検査を行うことにより、LSIチップ10の機能の検査が
行われる。この検査はLSIチップ10の全体の機能のいわ
ば近似的な検査であるが、検査箇所が細分化されている
ためかえって故障箇所の発見が容易である。しかも従来
のようなLSIチップの機能の検査では、実際には端子数
およびその種類の制限などのために試験信号の自由度が
小さく、このためその精度が限定されることを考え併せ
ると、この実施例における検査では格段に検査精度が向
上されることが理解される。
またROM31,41などに記憶した試験信号は、スタンダード
・セルの種類毎に標準化することができ、したがってLS
Iチップの開発のたび毎に新たに作成などする必要がな
く、これによってLSIチップの検査が格段に容易に行わ
れるようになる。
・セルの種類毎に標準化することができ、したがってLS
Iチップの開発のたび毎に新たに作成などする必要がな
く、これによってLSIチップの検査が格段に容易に行わ
れるようになる。
以上のようにこの発明の半導体装置によれば、半導体装
置を構成する各スタンダード・セル毎の検査を、各スタ
ンダード・セルを切換手段により独立させ、この独立し
たスタンダード・セルに各スタンダード・セルに対応し
て設けた記憶手段からの試験信号を入力することによっ
て行い、このようにして半導体装置全体の検査を行うよ
うにしているので、半導体装置の設計の変更などのたび
毎に新たに試験信号を作成する必要がなく、したがって
半導体装置の検査が格段に容易に行われるようになる。
しかも、半導体装置の検査をスタンダード・セル毎にい
わば細分化して行うことになるので、故障箇所の発見が
容易になるとともに、検査精度を向上することができる
ようになり、さらに検査の自由度を増大することができ
る。
置を構成する各スタンダード・セル毎の検査を、各スタ
ンダード・セルを切換手段により独立させ、この独立し
たスタンダード・セルに各スタンダード・セルに対応し
て設けた記憶手段からの試験信号を入力することによっ
て行い、このようにして半導体装置全体の検査を行うよ
うにしているので、半導体装置の設計の変更などのたび
毎に新たに試験信号を作成する必要がなく、したがって
半導体装置の検査が格段に容易に行われるようになる。
しかも、半導体装置の検査をスタンダード・セル毎にい
わば細分化して行うことになるので、故障箇所の発見が
容易になるとともに、検査精度を向上することができる
ようになり、さらに検査の自由度を増大することができ
る。
第１図はこの発明の一実施例の半導体装置であるLSIチ
ップ10の基本的な構成を簡略化して示す平面図、第２図
は前記LSIチップ10の検査方法を説明するためのブロッ
ク図、第３図は先行技術のLSIチップ１の基本的な構成
を示す簡略化した平面図、第４図は前記LSIチップ１に
入力される試験信号の一例を示す波形図、第５図は前記
LSIチップ１のスタンダード・セル3,4の各機能の一例を
示すブロック図、第６図は第５図に示されたスタンダー
ド・セル3,4に入力すべき試験信号およびそれに対応す
る出力信号を示す波形図、第７図はスタンダード・セル
3,4を接続して構成した回路機能を示すブロック図であ
る。 10……LSIチップ（半導体装置）、3,4……スタンダード
・セル、31,41……ROM（記憶手段）、34……切換手段
ップ10の基本的な構成を簡略化して示す平面図、第２図
は前記LSIチップ10の検査方法を説明するためのブロッ
ク図、第３図は先行技術のLSIチップ１の基本的な構成
を示す簡略化した平面図、第４図は前記LSIチップ１に
入力される試験信号の一例を示す波形図、第５図は前記
LSIチップ１のスタンダード・セル3,4の各機能の一例を
示すブロック図、第６図は第５図に示されたスタンダー
ド・セル3,4に入力すべき試験信号およびそれに対応す
る出力信号を示す波形図、第７図はスタンダード・セル
3,4を接続して構成した回路機能を示すブロック図であ
る。 10……LSIチップ（半導体装置）、3,4……スタンダード
・セル、31,41……ROM（記憶手段）、34……切換手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 Ｈ０１Ｌ 21/82 Ｔ 27/04 Ｔ
Claims (1)
- 【請求項１】複数のスタンダード・セルと、 このスタンダード・セル間を接続／遮断する切換手段
と、 各スタンダード・セル毎に設けられ、各スタンダード・
セルの機能を検査するための試験信号を記憶した記憶手
段とを備え、 機能の検査時には、前記切換手段はスタンダード・セル
間を遮断し、各スタンダード・セルにはこのスタンダー
ド・セルに対応して設けた前記記憶手段からの試験信号
が与えられるようにした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038948A JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038948A JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216478A JPH02216478A (ja) | 1990-08-29 |
| JPH07104392B2 true JPH07104392B2 (ja) | 1995-11-13 |
Family
ID=12539429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038948A Expired - Fee Related JPH07104392B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104392B2 (ja) |
-
1989
- 1989-02-17 JP JP1038948A patent/JPH07104392B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02216478A (ja) | 1990-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |