JPH07104663A - プログラマブルコントローラの入出力装置の出力方法 - Google Patents

Abstract

(57)【要約】 【目的】 出力信号の出力応答時間を短縮する。 【構成】 マスターＣＰＵ１７はプログラマブルコント
ローラ本体１から出力信号を受け取ると、前回受け取っ
たＲＡＭ５Ａ上の出力信号と比較し、不一致の信号を見
つけ、この不一致の信号の出力チャンネルをスレーブＣ
ＰＵ１８に知らせる。スレーブＣＰＵ１８では一致の出
力信号については従来と同様、次回の出力信号がプログ
ラマブルコントローラから送られるまでの間、一定の回
数繰り返し、同一の出力信号を、Ｄ／Ａ変換器９に出力
する。不一致の出力信号についてはＤ／Ａ変換器９への
出力回数を減じる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルコント
ローラの入出力装置に関し、より詳しくは制御対象の機
器との間で入出力する信号をデジタル／アナログに相互
変換するプログラマブルコントローラの入出力装置の出
力方法に関する。

【０００２】

【従来の技術】従来、プログラマブルコントローラは電
子機器を自動制御するための機器として知られている。
プログラマブルコントローラは制御対象の電子機器から
その機器内の接点の作動状態を示す入力信号を入力し、
この入力信号に基づいて、上記接点の新たな作動内容を
決定する。決定された作動内容を制御対象の電子機器に
伝えるためにプログラマブルコントローラから出力信号
が出力される。プログラマブルコントローラ内では、通
常、制御信号レベルのデジタル信号が取り扱われ、制御
対象機器側ではアナログ信号が取り扱われる。このた
め、プログラマブルコントローラ本体と制御対象機器の
間に、アナログ／デジタル変換を行う入出力ユニットが
設置される。

【０００３】入出力ユニットの出力信号処理系の代表的
なシステム構成を図４に示す。プログラマブルコントロ
ーラ内のバス３にはプログラブルコントローラ本体１、
入出力インターフェース（Ｉ／Ｏ）２および入出力ユニ
ット１２が接続されている。プログラマブルコントロー
ラ本体１は入力信号に基づきシーケンス演算を行って、
出力信号を決定する。プログラマブルコントローラ本体
１はＣＰＵを有し、ＣＰＵにより入出力ユニット１２と
の間で入力信号および出力信号の転送処理が行われる。
プログラマブルコントローラ本体１はプログラミング装
置と接続し、プログラミング装置からシーケンス演算用
のプログラムを入力する。入出力ユニット１２内ではバ
スインターフェース４がバス３に接続され、出力のため
にプログラマブルコントローラ本体１のＣＰＵからバス
３に出力された複数点の出力信号はバスインターフェー
ス４を介してＣＰＵ７に転送される。ＣＰＵ７はプログ
ラマブルコントーラ本体１から出力信号を一括して受信
し、ＲＡＭ６に一時記憶する。ＲＡＭ６に記憶された複
数点の出力信号はフォトカプラー８を介してデジタル／
アナログ変換器９に順次に出力され、Ｄ／Ａ変換器９に
よりアナログ信号に変換される。アナログ形態の出力信
号はマルチプレクサ１０により選択されたオペアンプ
（サンプルホールド回路を含む）１１により増幅出力さ
れる。入力信号については上述と逆の手順でアナログ信
号から変換されたデジタル信号がＲＡＭ６に格納された
後、プログラマブルコンローラ本体１に送られる。入力
系の回路について特に図示しないが当業者であれば熟知
している事柄であり、ここでは特に説明しない。ＣＰＵ
７が上述の処理を制御するためのプログラムはＲＯＭ５
に記憶されている。

【０００４】このプログラム構成を図５に示す。メイン
処理プログラム１３は一般制御を行うためのプログラム
である。アナログ定期処理プログラム１４は、出力信号
をＲＡＭ６から読み出し、アナログ出力するためのプロ
グラムであり、一定周期でメインプログラムに対して割
り込む（図６参照）。アナログ定周期処理の詳細手順を
図７に示している。入出力データ交換処理プログラム１
５はプログラマブルコントローラ本体１に対して入力デ
ータを引き渡すための処理および出力データをプログラ
マブルコントローラ本体１から受け取るための処理を行
う割り込みプログラムである。このプログラムは最優先
の割り込み順位を持ち、プログラマブルコントローラ本
体１からの割り込み要求に応じて、起動される。

【０００５】

【発明が解決しようとする課題】入出力の信号点数が増
加するに従って、入出力データ交換処理およびアナログ
定周期処理に要する時間も長くなる。しかしながら、近
年は制御対象機器の動作が高速化しており、入出力ユニ
ット１２側の処理の高速化も求められている。

【０００６】そこで、本発明の目的は、上述の点に鑑み
て、出力信号に関わる信号処理を高速化することの可能
なプログラマブルコントローラの入出力装置の出力方法
を提供することにある。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、プログラマブルコントロ
ーラ本体から受け取ったデジタル信号形態の出力信号を
入出力装置において記憶し、次回の出力信号を前記プロ
グラマブルコントローラ本体から受け取るまでの間、記
憶された出力信号を繰り返しデジタル／アナログ変換し
て制御対象の電子機器に出力するプログラマブルコント
ローラの入出力装置の出力方法において、前回受け取っ
た出力信号と今回受け取った出力信号とを情報処理装置
により比較し、一致の出力信号については デジタル／
アナログ変換の回数を減じることを特徴とする。

【０００８】請求項２の発明は、前記情報処理装置はマ
スターＣＰＵおよびスレーブＣＰＵを有し、該マスター
ＣＰＵは、前記前回受け取った出力信号と今回受け取っ
た出力信号とを比較する処理を実行し、前記スレーブＣ
ＰＵは、前記一致の出力信号について デジタル／アナ
ログ変換の回数を減じる処理を前記マスターＣＰＵの実
行する処理と平行して実行することを特徴とする。

【０００９】

【作用】本発明は、制御対象機器に出力される出力信号
が保持されることから信号レベルが確定した後は、その
信号レベルを維持できる程度に出力信号のデジタル／ア
ナログ変換を行えばよいことに着目し、信号内容に変化
のない出力信号を検出してその信号のデジタル／アナロ
グ変換回数を減じる。

【００１０】また、前回および今回の出力信号の比較処
理と、デジタル／アナログ変換回数を減じる処理とを２
つのＣＰＵで分担して平行に実行するので、全体の処理
時間が従来よりも短縮化される。

【００１１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１２】本発明実施例のシステム構成を図１に示
す。なお、図４の従来例に示されている回路部品と同様
の箇所には同一の符号を付しており、詳細な説明を省
く。また、本実施例と、従来例の相違点について説明す
る。本実施例では、従来、１つのＣＰＵで行っていたア
ナログ定周期処理１４をスレーブＣＰＵ１８が実行し、
次に、入出力データ交換処理１５をマスターＣＰＵ１７
が実行することに第１の特徴がある。マスターＣＰＵ１
７はＲＯＭ５Ａに格納された図２の制御手順を実行し、
プログラマブルコントローラ本体１との間で入出力信号
の交換を行う。

【００１３】マスターＣＰＵ１７はスレーブＣＰＵ１８
に出力すべき出力信号を引き渡すが、前回出力した出力
信号の内容、より具体的にはオン／オフの内容と今回出
力する出力信号の内容が一致している場合には、その出
力信号の出力チャンネルをスレーブＣＰＵ１８に知らせ
ることに第２の特徴がある。スレーブＣＰＵ１８は受け
取った出力チャンネルについては出力信号を間引き出力
することに第３の特徴がある。

【００１４】以下、本実施例の出力信号の出力処理を説
明する。マスターＣＰＵ１７はメイン処理１３を実行中
に割り込み要求を受けると、プログラマブルコントロー
ラ本体１から、例えとして８点の出力信号を受信する
（図２のＳ１０）。マスターＣＰＵ１７はＲＡＭ５Ａに
格納されている前回の８点の出力信号と今回受信した８
点の出力信号を順次に比較する。今回の出力信号が一致
していない場合は、従来と同様、出力信号関連の演算処
理が行われた後、今回出力すべき出力信号およびその出
力チャンネルがスレーブＣＰＵ１８に引き渡される（図
２のＳ２０〜Ｓ４０）。

【００１５】一方、前回と一致している今回の出力信号
についてはに引き渡されない（図２のＳ２０→Ｓ５
０）。このような処理がすべての出力チャンネルについ
て実行される（Ｓ２０〜Ｓ６０のループ処理）。

【００１６】以上の処理で例えば０、２、５、８チャン
ネルの出力信号が不一致、１、３、４、６、７のチャン
ネルが一致の判定が得れたとする。スレーブＣＰＵ１８
側では、この判定結果に基づき、次の新たな出力信号が
来るまで繰り返し現在の出力信号をＤ／Ａ変換器９に出
力する。この時、不一致の判定の出力信号は必ず出力さ
れるが、一致の判定の出力信号は、図３に示すように一
回のみの出力となるように出力回数が間引きされる。こ
の理由は、オペアンプ１１側では制御対象電子機器に転
送する出力信号が保持されていることと、この転送状態
の出力信号を新たな内容に確定するために複数回のＤ／
Ａ変換処理が行われるが、確定された信号は上述のよう
に保持されているので、特に、多数回のＤ／Ａ変換処理
を必要としないからである。このような間引き出力を行
うことにより、すべてのチャンネルについて繰り返し出
力を行っていた従来に比べると、アナログ定周期処理の
時間が短縮されることは明らかであろう。また、１台の
ＣＰＵでデータ交換処理およびアナログ定周期処理を直
列的に実行するよりも、２台のＣＰＵで並列的に、非同
期でこれらの処理を実行するので、一層、出力信号の出
力処理が短縮される。また、本実施例ではＲＡＭ５Ａに
出力信号が書き込まれると、プログラマブルコントロー
ラ本体１側の処理時間の長短に依存せず、入出力ユニッ
ト１２側ではほぼ一定時間内に出力処理を終わらすこと
ができるというメリットもある。さらに、本実施例では
多チャンネルＤ／Ａ変換器を持つハード構成でありなが
ら、Ｄ／Ａ変換処理を施さない、この場合間引きである
が、出力信号を持つことにより少チャンネルのハード構
成と同じ応答時間を実現できる。加えて、全チャンネル
をＤ／Ａ変換する場合でも従来よりも全体の出力処理時
間自体が短縮されるので、応答時間も短縮化される。

【００１７】本実施例の他に次の例を実施できる。

【００１８】１）本実施例ではオン／オフのデジタル信
号を一定電圧のアナログ信号に変換する２値の出力信号
の例を示したが、アナログ電圧をデジタル信号で指定す
る多値出力信号にも本発明を適用できる。

【００１９】２）本実施例では一層の高速処理を図るた
め、２台のＣＰＵによりアナログ定周期処理およびデー
タ交換処理を分担しているが、装置の小型化を優先する
場合には１台のＣＰＵで間引き出力処理を実行してもよ
いこと勿論である。２台のＣＰＵで処理を実行する場合
は、ソフトウエアが２つに分かれるので、各ソフトウエ
アにバグの存在する確率も低減し、ファームウエアの信
頼性も向上する。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
出力信号の出力処理のための所要時間を短縮できるの
で、システム全体の高速化に寄与することができる。

【図面の簡単な説明】

【図１】本発明実施例のシステム構成を示すブロック図
である。

【図２】図１のマスターＣＰＵ１７が実行する処理内容
を示すフローチャートである。

【図３】図１のスレーブＣＰＵ１８が実行する処理内容
を示す説明図である。

【図４】従来例のシステム構成を示すブロック図であ
る。

【図５】図４のＲＯＭ５に格納されたプログラム構成を
示す説明図である。

【図６】図４のＣＰＵ７が実行する処理手順を示すフロ
ーチャートである。

【図７】アナログ定周期処理の詳細を示すフローチャー
トである。

【符号の説明】

１ プログラマブルコントローラ ２ Ｉ／Ｏ ７ ＣＰＵ ８ フォトカプラ ９ Ｄ／Ａ変換器 １７ マスターＣＰＵ １８ スレーブＣＰＵ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラマブルコントローラ本体から受
   け取ったデジタル信号形態の出力信号を入出力装置にお
   いて記憶し、次回の出力信号を前記プログラマブルコン
   トローラ本体から受け取るまでの間、記憶された出力信
   号を繰り返しデジタル／アナログ変換して制御対象の電
   子機器に出力するプログラマブルコントローラの入出力
   装置の出力方法において、 前回受け取った出力信号と今回受け取った出力信号とを
   情報処理装置により比較し、 一致の出力信号についてはデジタル／アナログ変換の回
   数を減じることを特徴とするプログラマブルコントロー
   ラの入出力装置の出力方法。
2. 【請求項２】 前記情報処理装置はマスターＣＰＵおよ
   びスレーブＣＰＵを有し、該マスターＣＰＵは、前記前
   回受け取った出力信号と今回受け取った出力信号とを比
   較する処理を実行し、前記スレーブＣＰＵは、前記一致
   の出力信号についてデジタル／アナログ変換の回数を減
   じる処理を前記マスターＣＰＵの実行する処理と平行し
   て実行することを特徴とする請求項１に記載のプログラ
   マブルコントローラの入出力装置の出力方法。