JPH07105437B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07105437B2 JPH07105437B2 JP61221277A JP22127786A JPH07105437B2 JP H07105437 B2 JPH07105437 B2 JP H07105437B2 JP 61221277 A JP61221277 A JP 61221277A JP 22127786 A JP22127786 A JP 22127786A JP H07105437 B2 JPH07105437 B2 JP H07105437B2
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Description
【発明の詳細な説明】 ［概要］ Ｕ溝分離による素子分離帯の形成法であつて、Ｕ溝内部
を含む半導体基板全面に有機シリコンと有機燐をソース
とし、酸素ガスをキャリアガスとした気相成長法によっ
て燐ドープの酸化シリコンを被着し、熱処理する。する
とＵ溝内を絶縁体で確実に充填した素子分離帯が形成さ
れ、半導体装置の高品質化に役立つ。
を含む半導体基板全面に有機シリコンと有機燐をソース
とし、酸素ガスをキャリアガスとした気相成長法によっ
て燐ドープの酸化シリコンを被着し、熱処理する。する
とＵ溝内を絶縁体で確実に充填した素子分離帯が形成さ
れ、半導体装置の高品質化に役立つ。
［産業上の利用分野］ 本発明はICなど、半導体装置の製造方法に係り、特に半
導体素子を分離するための溝分離法（トレンチ分離法）
に関する。
導体素子を分離するための溝分離法（トレンチ分離法）
に関する。
半導体装置の製造方法においては、半導体装置の品質を
更に向上させるための形成方法が絶えず検討されてお
り、本発明はそのうちの溝分離プロセスに関する改良提
案である。
更に向上させるための形成方法が絶えず検討されてお
り、本発明はそのうちの溝分離プロセスに関する改良提
案である。
［従来の技術］ さて、ICでは、半導体基板上に多数の半導体素子（セ
ル）を設けており、これらの半導体素子を電気的に分離
するための、素子分離帯が形成されている。且つ、この
ような素子分離帯には種々の方法が提案されているが、
現在まで、特に著名な素子分離方法はパイポーラICに適
用されている溝分離法（トレンチ分離法）で、別名をIO
P（Isolation with Oxide and Polysilicon）法とも呼
ばれているものである。
ル）を設けており、これらの半導体素子を電気的に分離
するための、素子分離帯が形成されている。且つ、この
ような素子分離帯には種々の方法が提案されているが、
現在まで、特に著名な素子分離方法はパイポーラICに適
用されている溝分離法（トレンチ分離法）で、別名をIO
P（Isolation with Oxide and Polysilicon）法とも呼
ばれているものである。
それは、溝内に酸化シリコン膜（SiO2膜）を介して多結
晶半導体膜を埋没させ、その上に酸化シリコン膜を被覆
する方法で、初期には基板の結晶方位を利用して、ウエ
ットエッチングによりＶ形の溝を形成する所謂Ｖ溝分離
帯の形成方法であつた。しかし、近年、ドライエッチン
グ法の発展と共に、また、高集積化の要請によつて、ド
ライエッチングでＵ形の溝を形成する所謂Ｕ溝分離帯の
形成方法が汎用されている。それは、Ｕ形溝がＶ溝より
微細化に適しているためである。
晶半導体膜を埋没させ、その上に酸化シリコン膜を被覆
する方法で、初期には基板の結晶方位を利用して、ウエ
ットエッチングによりＶ形の溝を形成する所謂Ｖ溝分離
帯の形成方法であつた。しかし、近年、ドライエッチン
グ法の発展と共に、また、高集積化の要請によつて、ド
ライエッチングでＵ形の溝を形成する所謂Ｕ溝分離帯の
形成方法が汎用されている。それは、Ｕ形溝がＶ溝より
微細化に適しているためである。
第３図（ａ）〜（ｄ）は従来のIOP法によるＵ溝分離帯
の形成方法の工程順断面図を示しており、まず、同図
（ａ）に示すように、シリコン基板１上に膜厚1000Åの
SiO2膜２を介して、膜厚2000Åの窒化シリコン膜（Si3N
4膜）３を形成し、Ｕ溝形成領域のみのシリコン基板１
を露出させる。ここに、SiO2膜２は基板にストレスを与
えないための緩衝層で、直接Si3N4膜をシリコン基板に
被着させるとストレスが生じ、基板が損傷されるからで
ある。
の形成方法の工程順断面図を示しており、まず、同図
（ａ）に示すように、シリコン基板１上に膜厚1000Åの
SiO2膜２を介して、膜厚2000Åの窒化シリコン膜（Si3N
4膜）３を形成し、Ｕ溝形成領域のみのシリコン基板１
を露出させる。ここに、SiO2膜２は基板にストレスを与
えないための緩衝層で、直接Si3N4膜をシリコン基板に
被着させるとストレスが生じ、基板が損傷されるからで
ある。
次いで、第３図（ｂ）に示すように、塩素系ガスによる
リアクティブイオンエッチング（RIE）法を用いて幅１
μm,深さ３〜５μｍの溝４を形成する。
リアクティブイオンエッチング（RIE）法を用いて幅１
μm,深さ３〜５μｍの溝４を形成する。
次いで、第３図（ｃ）に示すように、Si3N4膜３を除去
した後、約1000℃の高温度で熱処理して溝４の内部にSi
O2膜（膜厚3000Å）５を生成し、更に、減圧気相成長
（減圧CVD）法によつて、溝内部を含む表面に厚い多結
晶シリコン膜６を被着させて、溝４の内部を埋没させ
る。
した後、約1000℃の高温度で熱処理して溝４の内部にSi
O2膜（膜厚3000Å）５を生成し、更に、減圧気相成長
（減圧CVD）法によつて、溝内部を含む表面に厚い多結
晶シリコン膜６を被着させて、溝４の内部を埋没させ
る。
次いで、第３図（ｄ）に示すように、表面の多結晶シリ
コン膜６をSiO2膜５までエッチングまたは研磨して平坦
化し、更に、溝表面の多結晶シリコン膜を熱酸化して、
SiO2膜７を生成し、かくして、溝分離の素子分離帯を完
成する。
コン膜６をSiO2膜５までエッチングまたは研磨して平坦
化し、更に、溝表面の多結晶シリコン膜を熱酸化して、
SiO2膜７を生成し、かくして、溝分離の素子分離帯を完
成する。
［発明が解決しようとする問題点］ ところが、このようなIOP法によるＵ溝分離帯の形成方
法において、溝表面の多結晶シリコン膜を熱酸化してSi
O2膜７を生成する（キャッピング酸化と云う）と、SiO2
膜の生成によつて体積が膨脹して溝周囲にストレスを与
え、結晶欠陥を誘発することが判つてきた。これは、IC
が微細化されてきたために、素子特性への影響が次第に
顕著に現れてきたものと考えられるが、特に、不純物を
高濃度に拡散した基板接地領域をＵ溝周囲に設けたり、
又、pnp型トランジスタの高濃度ｐ形領域をＵ溝に近接
して設けたりした時、その領域の結晶欠陥は著しく増加
する。この結晶欠陥の増加は素子特性の劣化、例えば、
リーク電流の増大をきたす悪影響がある。
法において、溝表面の多結晶シリコン膜を熱酸化してSi
O2膜７を生成する（キャッピング酸化と云う）と、SiO2
膜の生成によつて体積が膨脹して溝周囲にストレスを与
え、結晶欠陥を誘発することが判つてきた。これは、IC
が微細化されてきたために、素子特性への影響が次第に
顕著に現れてきたものと考えられるが、特に、不純物を
高濃度に拡散した基板接地領域をＵ溝周囲に設けたり、
又、pnp型トランジスタの高濃度ｐ形領域をＵ溝に近接
して設けたりした時、その領域の結晶欠陥は著しく増加
する。この結晶欠陥の増加は素子特性の劣化、例えば、
リーク電流の増大をきたす悪影響がある。
そのため、Ｕ溝の内部に多結晶シリコン膜６以外のも
の、例えば、SiO2膜を埋没させることが望ましいが、従
来の減圧CVD法によつてSiO2膜やPSG膜（燐シリケート
膜）のような絶縁体を被着すると、これらの絶縁体膜の
カバーレイジ（被覆性）は十分でなくて、Ｕ溝内部を十
分に埋没させることができず、空洞ができる。しかも、
現在は、ICの微細化によつてアスペクト比（横縦比）が
大きくなつて、溝幅１μｍに対し深さは４±１μｍ程度
になつているから、従来の減圧CVD法、例えば、モノシ
ランガスを酸化して被着する方法では、SiO2系の膜をＵ
溝内に埋没させることには無理がある。
の、例えば、SiO2膜を埋没させることが望ましいが、従
来の減圧CVD法によつてSiO2膜やPSG膜（燐シリケート
膜）のような絶縁体を被着すると、これらの絶縁体膜の
カバーレイジ（被覆性）は十分でなくて、Ｕ溝内部を十
分に埋没させることができず、空洞ができる。しかも、
現在は、ICの微細化によつてアスペクト比（横縦比）が
大きくなつて、溝幅１μｍに対し深さは４±１μｍ程度
になつているから、従来の減圧CVD法、例えば、モノシ
ランガスを酸化して被着する方法では、SiO2系の膜をＵ
溝内に埋没させることには無理がある。
本発明は、このような問題点を解消させて、Ｕ溝の内部
に絶縁体を埋没させるＵ溝分離による素子分離帯の形成
方法を提案するものである。
に絶縁体を埋没させるＵ溝分離による素子分離帯の形成
方法を提案するものである。
［問題点を解決するための手段］ その目的は、半導体基板にＵ溝を形成し、該Ｕ溝内部を
含む半導体基板の全面に有機シリコンおよび有機燐をソ
ースとし、酸素ガスをキャリアガスとした気相成長法に
よつて、燐ドープの酸化シリコン膜を被着し、次いで熱
処理する工程が含まれる半導体装置の製造方法によつて
達成される。
含む半導体基板の全面に有機シリコンおよび有機燐をソ
ースとし、酸素ガスをキャリアガスとした気相成長法に
よつて、燐ドープの酸化シリコン膜を被着し、次いで熱
処理する工程が含まれる半導体装置の製造方法によつて
達成される。
［作用］ 即ち、本発明は、有機シリコンおよび有機燐をソースと
し、酸素ガスをキャリアガスとして気相成長法によつ
て、Ｕ溝内部を燐ドープのSiO2膜で埋設して、その後、
該燐ドープのSiO2膜を熱処理してリフローする。すると
Ｕ溝内部は、溝の側壁部より溝の中央部に向かつて成長
した燐ドープのSiO2膜同士が、溝の中央部で空隙の無い
状態で確実に接合して充填されるので、後の工程でSiO2
膜を薬品でエッチングする際に薬液が溝内部に浸透せ
ず、高信頼度の素子間分離帯が形成される。またこのＵ
溝からなる素子間分離帯は従来のＵ溝内に多結晶Si膜を
充填し，その上をSiO2膜で被覆した構造と異なつて周囲
にストレスを与えない。
し、酸素ガスをキャリアガスとして気相成長法によつ
て、Ｕ溝内部を燐ドープのSiO2膜で埋設して、その後、
該燐ドープのSiO2膜を熱処理してリフローする。すると
Ｕ溝内部は、溝の側壁部より溝の中央部に向かつて成長
した燐ドープのSiO2膜同士が、溝の中央部で空隙の無い
状態で確実に接合して充填されるので、後の工程でSiO2
膜を薬品でエッチングする際に薬液が溝内部に浸透せ
ず、高信頼度の素子間分離帯が形成される。またこのＵ
溝からなる素子間分離帯は従来のＵ溝内に多結晶Si膜を
充填し，その上をSiO2膜で被覆した構造と異なつて周囲
にストレスを与えない。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明する。
第１図（ａ）〜（ｄ）は本発明にかかるＵ溝分離の形成
方法の工程順断面図を示している。まず、同図（ａ）に
示すように、シリコン基板１上にSiO2膜２（膜厚1000
Å）を介して、Si3N4膜３（膜厚2000Å）を形成し、Ｕ
溝形成領域のみにシリコン基板１を露出させる。次い
で、同図（ｂ）に示すように、塩素系ガスによるRIE法
を用いて幅１μm,深さ３〜５μｍの溝４をエッチング形
成する。
方法の工程順断面図を示している。まず、同図（ａ）に
示すように、シリコン基板１上にSiO2膜２（膜厚1000
Å）を介して、Si3N4膜３（膜厚2000Å）を形成し、Ｕ
溝形成領域のみにシリコン基板１を露出させる。次い
で、同図（ｂ）に示すように、塩素系ガスによるRIE法
を用いて幅１μm,深さ３〜５μｍの溝４をエッチング形
成する。
次いで、第１図（ｃ）に示すように、熱燐酸溶液にてSi
3N4膜３をエッチング除去した後、900〜1000℃の高温度
で熱処理して溝４の内部にSiO2膜（膜厚3000Å）５を生
成し、次に減圧CVD法によつて、溝内部を含む表面に膜
厚１〜２μｍの厚い燐ドープSiO2膜16を被着して、溝４
の内部を埋没させる。この燐ドープSiO2膜16は、溝４内
部では溝の側面から横方向に成長するから、溝中央部分
に接合面、あるいは、僅かな空洞ができる状態で埋没さ
れる。
3N4膜３をエッチング除去した後、900〜1000℃の高温度
で熱処理して溝４の内部にSiO2膜（膜厚3000Å）５を生
成し、次に減圧CVD法によつて、溝内部を含む表面に膜
厚１〜２μｍの厚い燐ドープSiO2膜16を被着して、溝４
の内部を埋没させる。この燐ドープSiO2膜16は、溝４内
部では溝の側面から横方向に成長するから、溝中央部分
に接合面、あるいは、僅かな空洞ができる状態で埋没さ
れる。
しかし、その空隙は後の工程の熱処理によつて確実にSi
O2膜によつて充填されて消滅する。
O2膜によつて充填されて消滅する。
第２図は本発明にかかる減圧CVD法をおこなうCVD装置の
概要図を示しており、10は反応室,11はシリコン基板,1
2,13は反応液容器,14は酸素ガス流入口,15は排気口であ
る。このような装置を用いて、シリコン基板11を600〜7
00℃に加熱する。一方、酸素ガスをキャリアガスとして
反応液の容器12,13に流入し、容器12に保持した有機シ
リコン液20と容器13に保持した有機燐酸液30とをバブル
させて、反応室10に有機シリコンと有機燐を導入する。
そして排気口15より真空排気して反応室10内の減圧度を
1torr程度にし、シリコン基板11面で有機シリコンと有
機燐とを熱分解して酸素ガスと反応させて燐ドープSiO2
膜16を被着する。なお、有機燐酸にはトリエチルホスフ
ェイト（TriEthyl Phosphate）を用いる。有機シリコン
には、例えば、テトラエチルオルソシリケート（Tetra
Ethyl Ortho Silicate;TEOS;（C2H5Ｏ）4Si）を用い
る。このような有機シリコンを分解ガスとした減圧CVD
法による成長燐ドープSiO2膜16は、そのカバーレイジは
極めて良くなるために、Ｕ溝内はほぼ十分に燐ドープSi
O2膜16で埋没される。
概要図を示しており、10は反応室,11はシリコン基板,1
2,13は反応液容器,14は酸素ガス流入口,15は排気口であ
る。このような装置を用いて、シリコン基板11を600〜7
00℃に加熱する。一方、酸素ガスをキャリアガスとして
反応液の容器12,13に流入し、容器12に保持した有機シ
リコン液20と容器13に保持した有機燐酸液30とをバブル
させて、反応室10に有機シリコンと有機燐を導入する。
そして排気口15より真空排気して反応室10内の減圧度を
1torr程度にし、シリコン基板11面で有機シリコンと有
機燐とを熱分解して酸素ガスと反応させて燐ドープSiO2
膜16を被着する。なお、有機燐酸にはトリエチルホスフ
ェイト（TriEthyl Phosphate）を用いる。有機シリコン
には、例えば、テトラエチルオルソシリケート（Tetra
Ethyl Ortho Silicate;TEOS;（C2H5Ｏ）4Si）を用い
る。このような有機シリコンを分解ガスとした減圧CVD
法による成長燐ドープSiO2膜16は、そのカバーレイジは
極めて良くなるために、Ｕ溝内はほぼ十分に燐ドープSi
O2膜16で埋没される。
しかるのち、第１図（ｄ）に示すように、ドライ窒素ガ
ス雰囲気中で900℃,30分間熱処理した後、表面の燐ドー
プSiO2膜16をSiO2膜２まで研磨、または、エッチングし
て平坦化する。この熱処理は埋没した燐ドープSiO2膜16
を安定にするためで、接合面を消失させることができ
る。なお、燐を含有させてPSG膜とした場合は、熱処理
によつてメルトさせることができるので、Ｕ溝内の充填
に特に有効である。また、研磨には、酸性弗化アルミニ
ウムによるケミカルポリッシュ、また、エッチングに
は、弗素系反応ガスによる全面RIEが適当である。
ス雰囲気中で900℃,30分間熱処理した後、表面の燐ドー
プSiO2膜16をSiO2膜２まで研磨、または、エッチングし
て平坦化する。この熱処理は埋没した燐ドープSiO2膜16
を安定にするためで、接合面を消失させることができ
る。なお、燐を含有させてPSG膜とした場合は、熱処理
によつてメルトさせることができるので、Ｕ溝内の充填
に特に有効である。また、研磨には、酸性弗化アルミニ
ウムによるケミカルポリッシュ、また、エッチングに
は、弗素系反応ガスによる全面RIEが適当である。
さて、上記のような形成方法を用いれば、第３図で説明
した従来のIOP法に比べて、キャッピング酸化の必要が
ないため、Ｕ溝周囲に結晶欠陥が発生せず、しかも、Ｕ
溝内部を十分にSiO2膜で埋没させることができる。従っ
て、IOP法による結晶欠陥誘発の悪影響が除去されて、I
Cが高品質化される。
した従来のIOP法に比べて、キャッピング酸化の必要が
ないため、Ｕ溝周囲に結晶欠陥が発生せず、しかも、Ｕ
溝内部を十分にSiO2膜で埋没させることができる。従っ
て、IOP法による結晶欠陥誘発の悪影響が除去されて、I
Cが高品質化される。
［発明の効果］ 以上の実施例の説明から明らかなように、本発明によれ
ば高集積化ICの品質を大きく向上することができる。
ば高集積化ICの品質を大きく向上することができる。
第１図（ａ）〜（ｄ）は本発明にかかる溝分離の形成方
法の工程順断面図 第２図は本発明に関係ある減圧CVD装置、 第３図（ａ）〜（ｄ）は従来の溝分離の形成方法の工程
順断面図である。 図において、 １はシリコン基板、2,5はSiO2膜、３はSi3N4膜、４はＵ
溝、６は多結晶シリコン膜、16は燐ドープ成長SiO2膜、
20は有機シリコン（TEOS）、30は有機燐酸 を示している。
法の工程順断面図 第２図は本発明に関係ある減圧CVD装置、 第３図（ａ）〜（ｄ）は従来の溝分離の形成方法の工程
順断面図である。 図において、 １はシリコン基板、2,5はSiO2膜、３はSi3N4膜、４はＵ
溝、６は多結晶シリコン膜、16は燐ドープ成長SiO2膜、
20は有機シリコン（TEOS）、30は有機燐酸 を示している。
Claims (1)
- 【請求項１】半導体装置におけるＵ溝素子分離帯の形成
方法であって、半導体基板にＵ溝を形成し、該Ｕ溝内部
を含む全面に有機シリコン、および有機燐をソースと
し、酸素をキャリアガスとした気相成長法により、燐ド
ープ酸化シリコン膜を被着し、次いで該燐ドープ酸化シ
リコン膜を熱処理する工程が含まれてなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221277A JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221277A JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376352A JPS6376352A (ja) | 1988-04-06 |
| JPH07105437B2 true JPH07105437B2 (ja) | 1995-11-13 |
Family
ID=16764255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221277A Expired - Fee Related JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105437B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW389999B (en) * | 1995-11-21 | 2000-05-11 | Toshiba Corp | Substrate having shallow trench isolation and method of manufacturing the same |
| US6919260B1 (en) | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114333A (en) * | 1980-02-13 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| USH204H (en) * | 1984-11-29 | 1987-02-03 | At&T Bell Laboratories | Method for implanting the sidewalls of isolation trenches |
-
1986
- 1986-09-18 JP JP61221277A patent/JPH07105437B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376352A (ja) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |