JPH07105444B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07105444B2 JPH07105444B2 JP62187582A JP18758287A JPH07105444B2 JP H07105444 B2 JPH07105444 B2 JP H07105444B2 JP 62187582 A JP62187582 A JP 62187582A JP 18758287 A JP18758287 A JP 18758287A JP H07105444 B2 JPH07105444 B2 JP H07105444B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に複数の論理レ
ベルの論理回路を同一半導体基板上に混在させ、システ
ムの最適設計をオンチツプで可能とする半導体集積回路
装置に関する。
ベルの論理回路を同一半導体基板上に混在させ、システ
ムの最適設計をオンチツプで可能とする半導体集積回路
装置に関する。
従来、バイポーラトランジスタとMOSトランジスタが同
一半導体基板上に混在する半導体集積回路装置について
は、プロシーデイングズ オブ1984,アイ・イー・イー
・イー，アイ・シー・シー・デイー，第428頁から第433
頁,10月,1984年（Proceedings of 1984 IEEE ICCD,PP.4
28−433,Oct.1984）において論じられている。バイポー
ラトランジスタとCMOS（Complementary MOS）トランジ
スタを同一の単一な半導体基板板上に形成し、これら２
つのトランジスタを基本回路内で複合する事により、バ
イポーラの高速性とCMOSの低消費電力性を兼ね備えた高
性能半導体集積回路装置を実現する事ができる。この半
導体集積回路装置においては、内部回路はバイポーラ・
CMOS複合論理回路またはCMOS論理回路で構成されてお
り、これら２つの論理回路を適宜選択する事によつて、
より高性能なシステムを設計する事ができる。また、入
出力回路はCMOSあるいはTTL（transistor−transistor
logic）コンパチブルの他、ECLチツプやバイポーラ・CM
OSチツプとのインタフエースも可能である。このチツプ
を中心に複数の論理レベル回路のチツプであるシステム
を構成した例を第２図に示す。201から204はそれぞれ１
つの半導体集積回路装置であり、201はバイポーラ・CMO
S複合論理回路、202はCMOS論理回路、203はECL回路、20
4はTTL回路によつてそれぞれ構成されたチツプである。
各々の論理回路の特長を活かし、システムを最適に設計
する事ができる。例えば高速性が要求される論理演算部
を203のECLチツプで構成し、高集積性が要求されるメモ
リ部を202のCMOSチツプで構成し、高速性と高集積性の
両方が要求される論理部を205のバイポーラ・CMOSチツ
プで構成し、その他の部分を204のTTLチツプで構成する
ことが考えられる。この時、201のバイポーラ・CMOSチ
ツプと203のECLチツプのインタフエース部205はECL論理
レベルで行い、204のTTLチツプとのインタフエースはTT
L論理レベルで行うといつた様に、201のバイポーラ・CM
OSチツプはインタフエースする相手のチツプの論理レベ
ルにあわせて、信号のアクセスを行う事ができる。この
例でみる様に、それぞれの論理回路の特長を活かしてシ
ステム全体を構成する事によつて、全体として高性能な
システムが構成可能となる。
一半導体基板上に混在する半導体集積回路装置について
は、プロシーデイングズ オブ1984,アイ・イー・イー
・イー，アイ・シー・シー・デイー，第428頁から第433
頁,10月,1984年（Proceedings of 1984 IEEE ICCD,PP.4
28−433,Oct.1984）において論じられている。バイポー
ラトランジスタとCMOS（Complementary MOS）トランジ
スタを同一の単一な半導体基板板上に形成し、これら２
つのトランジスタを基本回路内で複合する事により、バ
イポーラの高速性とCMOSの低消費電力性を兼ね備えた高
性能半導体集積回路装置を実現する事ができる。この半
導体集積回路装置においては、内部回路はバイポーラ・
CMOS複合論理回路またはCMOS論理回路で構成されてお
り、これら２つの論理回路を適宜選択する事によつて、
より高性能なシステムを設計する事ができる。また、入
出力回路はCMOSあるいはTTL（transistor−transistor
logic）コンパチブルの他、ECLチツプやバイポーラ・CM
OSチツプとのインタフエースも可能である。このチツプ
を中心に複数の論理レベル回路のチツプであるシステム
を構成した例を第２図に示す。201から204はそれぞれ１
つの半導体集積回路装置であり、201はバイポーラ・CMO
S複合論理回路、202はCMOS論理回路、203はECL回路、20
4はTTL回路によつてそれぞれ構成されたチツプである。
各々の論理回路の特長を活かし、システムを最適に設計
する事ができる。例えば高速性が要求される論理演算部
を203のECLチツプで構成し、高集積性が要求されるメモ
リ部を202のCMOSチツプで構成し、高速性と高集積性の
両方が要求される論理部を205のバイポーラ・CMOSチツ
プで構成し、その他の部分を204のTTLチツプで構成する
ことが考えられる。この時、201のバイポーラ・CMOSチ
ツプと203のECLチツプのインタフエース部205はECL論理
レベルで行い、204のTTLチツプとのインタフエースはTT
L論理レベルで行うといつた様に、201のバイポーラ・CM
OSチツプはインタフエースする相手のチツプの論理レベ
ルにあわせて、信号のアクセスを行う事ができる。この
例でみる様に、それぞれの論理回路の特長を活かしてシ
ステム全体を構成する事によつて、全体として高性能な
システムが構成可能となる。
従来技術の問題点は２つあり、以下説明を行う。まず第
１は、チツプ間インタフエースにかかるデイレイ時間が
大きいという問題である。例えば、第２図におけるバイ
ポーラ・CMOSチツプとECLチツプの間のインタフエース
に要するデイレイ時間を考えてみる。ECLチツプからバ
イポーラ・CMOSチツプへの信号の流れを第３図（ａ）に
示す。ECLチツプ302内の内部回路311の信号は、出力バ
ツフア308を介してチツプ外に出力される。出力信号はE
CLレベルの信号である。一方、バイポーラ・CMOSチツプ
301は、チツプ内部のレシーバ307によつて信号を受信
し、レベル変換回路A306によつてECLレベルからバイポ
ーラ・CMOSレベルの信号にレベル変換し、更に入力バツ
フア305を介してバイポーラ・CMOSの内部回路310に信号
が伝えられる。この例の場合、インタフエースのデイレ
イ時間を大きくしている要因は、ECLチツプ302内の出力
バツフア308とバイポーラ・CMOSチツプ301内のレベル変
換回路306である。出力バツフア308は、出力信号をチツ
プ外部に出力する為、大きな負荷を駆動する必要があ
り、デイレイ時間が大きくなる。また、レベル変換回路
（Ａ）306は、ECLレベルの信号（通常VOH＝−0.9V,VOL
＝−1.75V）をバイポーラ・CMOSレベルの信号（通常VOH
＝＋5V,VOL＝0V）に変換する。GND（0V）からVEE（−5.
2V）の電源で動作しているECL信号をVCC（＋5V）からGN
D（0V）の電源で動作しているバイポーラ・CMOSレベル
の信号に変換するには、上記の如く、大きなレベルシフ
トと振巾の増幅が必要であり、レベル変換に要する時間
は大きいものとなる。これら出力バツフア308とレベル
変換回路306によるデイレイにより、チツプ301と302の
インタフエースにかかるデイレイ時間が大きくなる。
１は、チツプ間インタフエースにかかるデイレイ時間が
大きいという問題である。例えば、第２図におけるバイ
ポーラ・CMOSチツプとECLチツプの間のインタフエース
に要するデイレイ時間を考えてみる。ECLチツプからバ
イポーラ・CMOSチツプへの信号の流れを第３図（ａ）に
示す。ECLチツプ302内の内部回路311の信号は、出力バ
ツフア308を介してチツプ外に出力される。出力信号はE
CLレベルの信号である。一方、バイポーラ・CMOSチツプ
301は、チツプ内部のレシーバ307によつて信号を受信
し、レベル変換回路A306によつてECLレベルからバイポ
ーラ・CMOSレベルの信号にレベル変換し、更に入力バツ
フア305を介してバイポーラ・CMOSの内部回路310に信号
が伝えられる。この例の場合、インタフエースのデイレ
イ時間を大きくしている要因は、ECLチツプ302内の出力
バツフア308とバイポーラ・CMOSチツプ301内のレベル変
換回路306である。出力バツフア308は、出力信号をチツ
プ外部に出力する為、大きな負荷を駆動する必要があ
り、デイレイ時間が大きくなる。また、レベル変換回路
（Ａ）306は、ECLレベルの信号（通常VOH＝−0.9V,VOL
＝−1.75V）をバイポーラ・CMOSレベルの信号（通常VOH
＝＋5V,VOL＝0V）に変換する。GND（0V）からVEE（−5.
2V）の電源で動作しているECL信号をVCC（＋5V）からGN
D（0V）の電源で動作しているバイポーラ・CMOSレベル
の信号に変換するには、上記の如く、大きなレベルシフ
トと振巾の増幅が必要であり、レベル変換に要する時間
は大きいものとなる。これら出力バツフア308とレベル
変換回路306によるデイレイにより、チツプ301と302の
インタフエースにかかるデイレイ時間が大きくなる。
次に第２の問題点は、設計自由度が限定される為、実装
面積の増大を招く点にある。例えば、第２図のシステム
において、高速性が要求される論理演算部は203のECLチ
ツプによつて構成されており、他の論理レベル回路のチ
ツプのスピード性能では実現する事ができない。したが
つて、論理演算部はECLチツプを使わざるをえない。次
に、このシステムはレジスタ部を持つており、論理演算
部との間で頻繁にデータのアクセスを行う。そこでこの
レジスタ部もECLチツプで実現したいが、ECLは消費電力
が大きく、集積度が低いので、レジスタの構成には適し
ていない。したがつて、レジスタ部は消費電力が小さ
く、高い集積度を持つバイポーラ・CMOS或いはCMOSによ
つて構成することになる。この一般的なシステム構成例
でみる様に、それぞれの論理チツプの性能限界から、論
理演算部とレジスタ部をワンチツプで実現する事ができ
ない。演算部とレジスタ部を別々のチツプで構成し、そ
れぞれをパツケージングして相互のチツプの接続をボー
ド上で行う事になり、実装面積が大きくなつてしまう。
面積の増大を招く点にある。例えば、第２図のシステム
において、高速性が要求される論理演算部は203のECLチ
ツプによつて構成されており、他の論理レベル回路のチ
ツプのスピード性能では実現する事ができない。したが
つて、論理演算部はECLチツプを使わざるをえない。次
に、このシステムはレジスタ部を持つており、論理演算
部との間で頻繁にデータのアクセスを行う。そこでこの
レジスタ部もECLチツプで実現したいが、ECLは消費電力
が大きく、集積度が低いので、レジスタの構成には適し
ていない。したがつて、レジスタ部は消費電力が小さ
く、高い集積度を持つバイポーラ・CMOS或いはCMOSによ
つて構成することになる。この一般的なシステム構成例
でみる様に、それぞれの論理チツプの性能限界から、論
理演算部とレジスタ部をワンチツプで実現する事ができ
ない。演算部とレジスタ部を別々のチツプで構成し、そ
れぞれをパツケージングして相互のチツプの接続をボー
ド上で行う事になり、実装面積が大きくなつてしまう。
上記の如く、従来技術では、チツプ間インタフエースの
デイレイ時間が大きく、また実装効率が悪いという２つ
の問題点がある。
デイレイ時間が大きく、また実装効率が悪いという２つ
の問題点がある。
本発明の目的、デイレイ時間が小さく、また実装効率が
高い半導体集積回路装置を提供することにある。
高い半導体集積回路装置を提供することにある。
〔問題点を解決するための手段〕 上記目的は、ECLやCMOS等の異なる論理レベルの論理回
路を少なくとも含む論理ブロツクを同一チツプに集積形
成し、同一の電位をもつ電源で動作する事により達成さ
れる。
路を少なくとも含む論理ブロツクを同一チツプに集積形
成し、同一の電位をもつ電源で動作する事により達成さ
れる。
同一のチツプ内に形成される異なる論理レベルの論理回
路を含む論理ブロツクを同一チツプに集積化することに
より、論理ブロツク相互間の従来の入出力バツフアは不
要となる。また、論理ブロツクを実質的に同一な電源に
よつて動作させるので、レベル変換の量が少なくなり、
遅延時間が少なくなる。
路を含む論理ブロツクを同一チツプに集積化することに
より、論理ブロツク相互間の従来の入出力バツフアは不
要となる。また、論理ブロツクを実質的に同一な電源に
よつて動作させるので、レベル変換の量が少なくなり、
遅延時間が少なくなる。
第１図に示す様に、本発明の一実施例では、半導体基板
101は、ECL回路によつて構成される論理ブロツクとなる
領域102とバイポーラ・CMOS回路によつて構成される論
理ブロツクとなる領域103とCMOSによつて構成される論
理ブロツクとなる領域104を有している。この半導体チ
ツプ上には、既に確立されたバイポーラ・CMOS複合技術
によつて、どの領域にでもバイポーラトランジスタとMO
Sトランジスタを形成することが可能である。上記ECL領
域102には、バイポーラトランジスタを形成しMOSトラン
ジスタは形成しない。また逆に、上記CMOS領域104にはM
OSトランジスタを形成し、バイポーラトランジスタは形
成しない。バイポーラ・CMOS領域103にはバイポーラト
ランジスタとMOSトランジスタの両方を形成する。そし
て、それぞれの領域でECL回路,CMOS回路，バイポーラ・
CMOS回路を構成し、これらの回路を同一の電位レベルの
電源によつて動作させる。
101は、ECL回路によつて構成される論理ブロツクとなる
領域102とバイポーラ・CMOS回路によつて構成される論
理ブロツクとなる領域103とCMOSによつて構成される論
理ブロツクとなる領域104を有している。この半導体チ
ツプ上には、既に確立されたバイポーラ・CMOS複合技術
によつて、どの領域にでもバイポーラトランジスタとMO
Sトランジスタを形成することが可能である。上記ECL領
域102には、バイポーラトランジスタを形成しMOSトラン
ジスタは形成しない。また逆に、上記CMOS領域104にはM
OSトランジスタを形成し、バイポーラトランジスタは形
成しない。バイポーラ・CMOS領域103にはバイポーラト
ランジスタとMOSトランジスタの両方を形成する。そし
て、それぞれの領域でECL回路,CMOS回路，バイポーラ・
CMOS回路を構成し、これらの回路を同一の電位レベルの
電源によつて動作させる。
上記説明では、ECL領域にはバイポーラトランジスタの
みを形成し、CMOS領域にはMOSトランジスタのみを形成
したが、チツプ全体にバイポーラトランジスタとMOSト
ランジスタをある割合で形成し、チツプのどの領域にお
いても、バイポーラLogicとCMOS Logicのどちらをも構
成可能とする事もできる。また、上記ECL,CMOS,バイポ
ーラ・CMOS回路の他に、I2L（Integrated Injection Lo
gic）やNTL（Non Threshold Logic）など他の種類の論
理回路を形成することもできる。
みを形成し、CMOS領域にはMOSトランジスタのみを形成
したが、チツプ全体にバイポーラトランジスタとMOSト
ランジスタをある割合で形成し、チツプのどの領域にお
いても、バイポーラLogicとCMOS Logicのどちらをも構
成可能とする事もできる。また、上記ECL,CMOS,バイポ
ーラ・CMOS回路の他に、I2L（Integrated Injection Lo
gic）やNTL（Non Threshold Logic）など他の種類の論
理回路を形成することもできる。
本発明の一実施例によつて、第１の問題点であるインタ
フエースにかかるデイレイ時間を小さくする事ができる
事を第３図を用いて説明する。第３図（ａ）の従来技術
によれば、ECLの内部信号がバイポーラ・CMOS内部回路
に受信されるまでに、第３図（ａ）に図示の如く、出力
バツフア308,レシーバ307,レベル変換回路（Ａ）306,バ
ツフア305を介して信号を伝搬する。そして、特に出力
バツフア308とレベル変換回路（Ａ）306がデイレイの大
きな要因である事は前記した通りである。
フエースにかかるデイレイ時間を小さくする事ができる
事を第３図を用いて説明する。第３図（ａ）の従来技術
によれば、ECLの内部信号がバイポーラ・CMOS内部回路
に受信されるまでに、第３図（ａ）に図示の如く、出力
バツフア308,レシーバ307,レベル変換回路（Ａ）306,バ
ツフア305を介して信号を伝搬する。そして、特に出力
バツフア308とレベル変換回路（Ａ）306がデイレイの大
きな要因である事は前記した通りである。
一方、本発明の一実施例による信号の伝搬経路を第３図
（ｂ）にて考えてみる。本発明の一実施例では、ECL内
部回路およびバイポーラ・CMOS回路は同一半導体基板内
にある。図では、ECL回路の部分をECLブロツク304,バイ
ポーラ・CMOS回路の部分をバイポーラ・CMOSブロツク30
3と記す。ECLブロツクからバイポーラ・CMOSブロツクへ
信号を伝達する場合、同一チツプ上である為に入出力バ
ツフアは不要である。従つて、第３図（ａ）の出力バツ
フア308および入力バツフア305が不要となり、第３図
（ｂ）にては、レシーバ307およびレベル変換回路
（Ｂ）のみによつて信号を伝達する事ができる。したが
つて、従来技術に比較して、本発明の一実施例では、出
力バツフアおよび入力バツフアのデイレイをなくする事
ができる。
（ｂ）にて考えてみる。本発明の一実施例では、ECL内
部回路およびバイポーラ・CMOS回路は同一半導体基板内
にある。図では、ECL回路の部分をECLブロツク304,バイ
ポーラ・CMOS回路の部分をバイポーラ・CMOSブロツク30
3と記す。ECLブロツクからバイポーラ・CMOSブロツクへ
信号を伝達する場合、同一チツプ上である為に入出力バ
ツフアは不要である。従つて、第３図（ａ）の出力バツ
フア308および入力バツフア305が不要となり、第３図
（ｂ）にては、レシーバ307およびレベル変換回路
（Ｂ）のみによつて信号を伝達する事ができる。したが
つて、従来技術に比較して、本発明の一実施例では、出
力バツフアおよび入力バツフアのデイレイをなくする事
ができる。
また、従来技術のレベル変換回路（Ａ）と本発明の一実
施例にて用いるレベル変換回路（Ｂ）を比較してみる
と、レベル変換回路（Ｂ）の方がレベル変換回路（Ａ）
よりデイレイ時間が小さくなる。このことを以下説明す
る。ECL信号をバイポーラ・CMOS信号にレベル変換する
場合、信号のレベルシフトと増幅という２つの変換動作
をする必要がある。従来技術の場合、第３図（ａ）311
の出力信号であるECL信号は、VOH1＝−0.9V,VOL1＝−1.
75Vの論理レベルの信号であり、信号の中間電位をVthと
するとVth1＝−1.325Vである。また、第３図（ａ）310
の内部信号であるバイポーラ・CMOS信号は、VOH2＝＋5
V,VOL2＝0Vの論理レベルの信号であり、信号の中間電位
をVthとするとVth2＝＋2.5Vである。したがつて、レベ
ル変換回路（Ａ）306は、 ΔVth＝Vth2−Vth1 ＝3.825V のレベルシフトと、 の信号増幅を行なわなければならない。一方、本発明に
よる第３図（ｂ）のレベル変換回路（Ｂ）309において
は、バイポーラ・CMOS回路は、ECL回路と同一の電位レ
ベルで動作する。よつて、バイポーラ・CMOS信号は
VOH2′＝0V,VOL2′＝−5.2V,Vth2′＝−2.6Vとなり、結
局レベル変換回路（Ｂ）は、 ΔVth′＝Vth2′−Vth1 ＝1.275V のレベルシフトと、 の信号増幅を行うのみでよい。従来技術と比較すると、
信号増幅の絶対量はほぼ同じであるが、レベルシスト量
は従来技術の約1/3でよい。このことによつて、レベル
変換回路（Ｂ）のデイレイはレベル変換回路（Ａ）の約
1/5となる。以上の如く、信号伝搬に介在する入出力バ
ツフアの除去と、レベル変換回路の高速化の２点が本発
明の一実施例により可能となり、従来技術の第１の問題
点であるインタフエースにかかるデイレイ時間を小さく
する事が可能となる。
施例にて用いるレベル変換回路（Ｂ）を比較してみる
と、レベル変換回路（Ｂ）の方がレベル変換回路（Ａ）
よりデイレイ時間が小さくなる。このことを以下説明す
る。ECL信号をバイポーラ・CMOS信号にレベル変換する
場合、信号のレベルシフトと増幅という２つの変換動作
をする必要がある。従来技術の場合、第３図（ａ）311
の出力信号であるECL信号は、VOH1＝−0.9V,VOL1＝−1.
75Vの論理レベルの信号であり、信号の中間電位をVthと
するとVth1＝−1.325Vである。また、第３図（ａ）310
の内部信号であるバイポーラ・CMOS信号は、VOH2＝＋5
V,VOL2＝0Vの論理レベルの信号であり、信号の中間電位
をVthとするとVth2＝＋2.5Vである。したがつて、レベ
ル変換回路（Ａ）306は、 ΔVth＝Vth2−Vth1 ＝3.825V のレベルシフトと、 の信号増幅を行なわなければならない。一方、本発明に
よる第３図（ｂ）のレベル変換回路（Ｂ）309において
は、バイポーラ・CMOS回路は、ECL回路と同一の電位レ
ベルで動作する。よつて、バイポーラ・CMOS信号は
VOH2′＝0V,VOL2′＝−5.2V,Vth2′＝−2.6Vとなり、結
局レベル変換回路（Ｂ）は、 ΔVth′＝Vth2′−Vth1 ＝1.275V のレベルシフトと、 の信号増幅を行うのみでよい。従来技術と比較すると、
信号増幅の絶対量はほぼ同じであるが、レベルシスト量
は従来技術の約1/3でよい。このことによつて、レベル
変換回路（Ｂ）のデイレイはレベル変換回路（Ａ）の約
1/5となる。以上の如く、信号伝搬に介在する入出力バ
ツフアの除去と、レベル変換回路の高速化の２点が本発
明の一実施例により可能となり、従来技術の第１の問題
点であるインタフエースにかかるデイレイ時間を小さく
する事が可能となる。
次に、従来技術の第２の問題点である実装効率の問題
が、本発明によつて解決される事は自明であるが、以下
簡単に説明を行う。従来技術では、前記した如く、シス
テムの最適化から複数の種類の論理回路を用いる必要が
ある場合、これら異なる種類の論理回路は第２図に示す
様に、それぞれ別々の半導体基板となる。これら、別々
のチツプはそれぞれパツケージングし、ボード上にて相
互に接続する。一方、本発明の一実施例では、異なる種
類の論理回路を第１図に示す様に、単一の半導体基板に
集積化して実現する為、異なる論理回路の相互接続はオ
ンチツプで行う事ができる。したがつて、実装効率は飛
躍的に向上する。
が、本発明によつて解決される事は自明であるが、以下
簡単に説明を行う。従来技術では、前記した如く、シス
テムの最適化から複数の種類の論理回路を用いる必要が
ある場合、これら異なる種類の論理回路は第２図に示す
様に、それぞれ別々の半導体基板となる。これら、別々
のチツプはそれぞれパツケージングし、ボード上にて相
互に接続する。一方、本発明の一実施例では、異なる種
類の論理回路を第１図に示す様に、単一の半導体基板に
集積化して実現する為、異なる論理回路の相互接続はオ
ンチツプで行う事ができる。したがつて、実装効率は飛
躍的に向上する。
以下、本発明の具体的な実施例を第４図，第５図及び第
６図により説明する。
６図により説明する。
第４図において、401,402,403は半導体基板内部の論理
回路ブロツクを示し、それぞれ異なる論理レベルを有す
る複数種類の論理回路によつて構成されている。一例を
あげれば、401はECL回路によつて構成された論理回路ブ
ロツク、402はバイポーラ・CMOS回路によつて構成され
た論理回路ブロツク、403はCMOS回路によつて構成され
た論理回路ブロツクである。もちろん、論理回路の種類
や論理ブロツクの数は、上記一例の場合だけでなく、種
々の論理回路と論理回路ブロツクの数をとり得る。上記
一例において、404は各ブロツク間のインタフエース回
路である。論理回路ブロツク401と402の間のインタフエ
ース回路と論理回路ブロツク402と403の間のインタフエ
ース回路およびインタフエースする方向によつて、これ
らの回路は異なつたものとなる。405はチツプの内部と
外部をインタフエースする入出力回路である。図中には
４つの回路405が示されているが、これら４つの回路は
構成やその入出力信号レベル等が異なるものである。40
6は第１の電源電位の第１の電源線であり、この一例に
おいては、VCC＝＋5Vである。407は第３の電源電位の第
３の電源線であり、GND＝0Vである。408は第２の電源電
位の第２の電源線であり、VEE＝−5.2Vである。409は半
導体基板（チツプ）の内部を示し、上記論理回路ブロツ
クおよび各種インタフエース回路はすべて同一チツプ上
409の中にある。また、論理回路ブロツク401,402,403内
の内部回路はすべて第３の電位の電源線407と第２の電
位の電源線408に接続され、すなわち、GND（＝0V）とV
EE（＝−5.2V）の間で動作する。また、ブロツク間のイ
ンタフエース回路404も内部回路と同様に電源線407と40
8とに接続される。一方、チツプの内部と外部をインタ
フエースする回路405は、ECL信号（VOH＝−0.9V,VOL＝
−1.75V）を入出力する回路は電源線407と408に接続さ
れ、TTL信号（VOH＝＋3V,VOL＝0V）やCMOS信号（VOH＝
＋5V,VOL＝0V）を入出力する回路は電源線406と407に接
続される。この実施例においては、論理ブロツク回路40
1,402,403はそれぞれECL,バイポーラ・CMOS,CMOSと異な
る種類の論理回路によつて構成されているにも拘らず、
同一の電位の電源によつて動作する。したがつて、各ブ
ロツク間のインタフエースを高速化する点は前述した通
りである。
回路ブロツクを示し、それぞれ異なる論理レベルを有す
る複数種類の論理回路によつて構成されている。一例を
あげれば、401はECL回路によつて構成された論理回路ブ
ロツク、402はバイポーラ・CMOS回路によつて構成され
た論理回路ブロツク、403はCMOS回路によつて構成され
た論理回路ブロツクである。もちろん、論理回路の種類
や論理ブロツクの数は、上記一例の場合だけでなく、種
々の論理回路と論理回路ブロツクの数をとり得る。上記
一例において、404は各ブロツク間のインタフエース回
路である。論理回路ブロツク401と402の間のインタフエ
ース回路と論理回路ブロツク402と403の間のインタフエ
ース回路およびインタフエースする方向によつて、これ
らの回路は異なつたものとなる。405はチツプの内部と
外部をインタフエースする入出力回路である。図中には
４つの回路405が示されているが、これら４つの回路は
構成やその入出力信号レベル等が異なるものである。40
6は第１の電源電位の第１の電源線であり、この一例に
おいては、VCC＝＋5Vである。407は第３の電源電位の第
３の電源線であり、GND＝0Vである。408は第２の電源電
位の第２の電源線であり、VEE＝−5.2Vである。409は半
導体基板（チツプ）の内部を示し、上記論理回路ブロツ
クおよび各種インタフエース回路はすべて同一チツプ上
409の中にある。また、論理回路ブロツク401,402,403内
の内部回路はすべて第３の電位の電源線407と第２の電
位の電源線408に接続され、すなわち、GND（＝0V）とV
EE（＝−5.2V）の間で動作する。また、ブロツク間のイ
ンタフエース回路404も内部回路と同様に電源線407と40
8とに接続される。一方、チツプの内部と外部をインタ
フエースする回路405は、ECL信号（VOH＝−0.9V,VOL＝
−1.75V）を入出力する回路は電源線407と408に接続さ
れ、TTL信号（VOH＝＋3V,VOL＝0V）やCMOS信号（VOH＝
＋5V,VOL＝0V）を入出力する回路は電源線406と407に接
続される。この実施例においては、論理ブロツク回路40
1,402,403はそれぞれECL,バイポーラ・CMOS,CMOSと異な
る種類の論理回路によつて構成されているにも拘らず、
同一の電位の電源によつて動作する。したがつて、各ブ
ロツク間のインタフエースを高速化する点は前述した通
りである。
本実施例によれば、異なる種類の論理回路を高速にイン
タフエースできる他、異なる種類の論理回路を高密度実
装する事ができる。また、本実施例の場合には内部論理
回路を負電源で動作している。したがつて、チツプ外部
とのインタフエースを考えた場合、ECL信号のインタフ
エースを高速化できる電源構成であるといえる。
タフエースできる他、異なる種類の論理回路を高密度実
装する事ができる。また、本実施例の場合には内部論理
回路を負電源で動作している。したがつて、チツプ外部
とのインタフエースを考えた場合、ECL信号のインタフ
エースを高速化できる電源構成であるといえる。
次に第５図に示した実施例は、内部論理回路を正電源で
動作する場合である。論理回路ブロツク401,402,403内
の内部回路および各論理ブロツク間インタフエース回路
404はすべて第１の電位の電源線406と第３の電位の電源
線407に接続される。また、チツプ外部とのインタフエ
ース回路405は、TTLおよびCMOS信号を入出力する回路は
電源線406と407に接続され、ECL信号を入出力する回路
は電源線407と408に接続される。本実施例において、異
なる論理回路間のインタフエースが高速化され、実装効
率が向上する効果は上記、負電源動作の一例の場合と同
様であるが、本実施例においては、内部回路を正の電源
で動作する点に特徴がある。この実施例の場合にはTTL
およびCMOS信号のインタフエースを高速化できる電源構
成である。
動作する場合である。論理回路ブロツク401,402,403内
の内部回路および各論理ブロツク間インタフエース回路
404はすべて第１の電位の電源線406と第３の電位の電源
線407に接続される。また、チツプ外部とのインタフエ
ース回路405は、TTLおよびCMOS信号を入出力する回路は
電源線406と407に接続され、ECL信号を入出力する回路
は電源線407と408に接続される。本実施例において、異
なる論理回路間のインタフエースが高速化され、実装効
率が向上する効果は上記、負電源動作の一例の場合と同
様であるが、本実施例においては、内部回路を正の電源
で動作する点に特徴がある。この実施例の場合にはTTL
およびCMOS信号のインタフエースを高速化できる電源構
成である。
他の実施例を第６図に示す。
本実施例においては、上記２つの実施例で用いた第1,第
2,第３の電位とは異なる電位の第4,第５の電位の電源線
を設ける。第４の電位は、例えばVCC′＝＋3V、第５の
電位はVEE′＝−2Vである。本実施例においては、論理
回路ブロツク401,402,403内の内部回路およびブロツク
間のインタフエース回路404さらにチツプ外部とのイン
タフエース回路405がすべて電源線601および602に接続
される。本実施例は、上記２つの実施例と異なり、TTL
とCMOSおよびECL信号が混在する中間電位レベルで内部
回路が動作する点に特徴がある。本実施例の効果は、上
記２つの実施例に共通の効果の他に、チツプ外部とのイ
ンタフエースにおいて、TTL,CMOSおよびECL信号のどの
レベルの信号とも、高速なインタフエースが可能であ
る。その理由は、内部回路が中間電位レベルで動作する
為、外部入出力信号と内部回路信号との電位レベル差が
小さく、チツプ外部とチツプ内部のインタフエースの際
の信号のレベルシフト量が小さい事にある。
2,第３の電位とは異なる電位の第4,第５の電位の電源線
を設ける。第４の電位は、例えばVCC′＝＋3V、第５の
電位はVEE′＝−2Vである。本実施例においては、論理
回路ブロツク401,402,403内の内部回路およびブロツク
間のインタフエース回路404さらにチツプ外部とのイン
タフエース回路405がすべて電源線601および602に接続
される。本実施例は、上記２つの実施例と異なり、TTL
とCMOSおよびECL信号が混在する中間電位レベルで内部
回路が動作する点に特徴がある。本実施例の効果は、上
記２つの実施例に共通の効果の他に、チツプ外部とのイ
ンタフエースにおいて、TTL,CMOSおよびECL信号のどの
レベルの信号とも、高速なインタフエースが可能であ
る。その理由は、内部回路が中間電位レベルで動作する
為、外部入出力信号と内部回路信号との電位レベル差が
小さく、チツプ外部とチツプ内部のインタフエースの際
の信号のレベルシフト量が小さい事にある。
次に、第４図に示す負電源動作の実施例を例にとり、ブ
ロツク１…401,ブロツク２…402,ブロツク３…403、に
使う内部回路の具体的な一実施例を第９図に示し、また
第４図に示すブロツク間インタフエース回路404の具体
的な一実施例を第10図に示す。第９図に示した様に、ブ
ロツク401〜403の一実施例は、それぞれECL論理回路，
バイポーラCMOS論理回路,CMOS論理回路であり、回路構
成は図中に示す通りである。これらの論理回路を少なく
とも一つ用いて、各ブロツク内で所望の論理演算を行
う。各ブロツク間はブロツク間インタフエース404で結
ばれる。また、各ブロツク内の内部回路は共通の電位を
有する電源線407と、407とは異なる共通の電位を有する
電源線408によつて動作する。
ロツク１…401,ブロツク２…402,ブロツク３…403、に
使う内部回路の具体的な一実施例を第９図に示し、また
第４図に示すブロツク間インタフエース回路404の具体
的な一実施例を第10図に示す。第９図に示した様に、ブ
ロツク401〜403の一実施例は、それぞれECL論理回路，
バイポーラCMOS論理回路,CMOS論理回路であり、回路構
成は図中に示す通りである。これらの論理回路を少なく
とも一つ用いて、各ブロツク内で所望の論理演算を行
う。各ブロツク間はブロツク間インタフエース404で結
ばれる。また、各ブロツク内の内部回路は共通の電位を
有する電源線407と、407とは異なる共通の電位を有する
電源線408によつて動作する。
第10図には、該実施例におけるブロツク401とブロツク4
02を結ぶインタフエース回路の一実施例を示す。インタ
フエース回路111はECL信号をバイポーラ・CMOS信号に変
換し、インタフエース回路112はバイポーラ・CMOS信号
をECL信号に変換する。本実施例回路によつて、ブロツ
ク401と402間の高速インタフエースが可能となる。
02を結ぶインタフエース回路の一実施例を示す。インタ
フエース回路111はECL信号をバイポーラ・CMOS信号に変
換し、インタフエース回路112はバイポーラ・CMOS信号
をECL信号に変換する。本実施例回路によつて、ブロツ
ク401と402間の高速インタフエースが可能となる。
また、もちろん上記内部回路およびインタフエース回路
は具体的な実施例の一例であつて、内部回路およびイン
タフエース回路は本実施例回路と異なつた回路構成でも
実現可能である。また、第４図に示す負電源動作の実施
例と第５図に示す正電源動作の実施例を混在した電源構
成システムも考えられる。すなわち、チツプ内部のある
領域は負電源動作の電源システムを用い、他の領域は正
電源動作の電源システムを用いる。この実施例の効果
は、チツプ外部とのインタフエースを最も高速化できる
点にある。つまり、TTL,CMOSレベルの外部信号は正電源
動作領域で演算処理し、再びTTL,CMOS信号としてチツプ
外部に出力する。また、ECLレベルの外部信号は負電源
動作領域で演算処理し、再びECL信号としてチツプ外部
に出力する。このようにする事で、TTL,CMOS,ECLのいず
れの信号レベルに対しても高速なインタフエースが可能
となる。
は具体的な実施例の一例であつて、内部回路およびイン
タフエース回路は本実施例回路と異なつた回路構成でも
実現可能である。また、第４図に示す負電源動作の実施
例と第５図に示す正電源動作の実施例を混在した電源構
成システムも考えられる。すなわち、チツプ内部のある
領域は負電源動作の電源システムを用い、他の領域は正
電源動作の電源システムを用いる。この実施例の効果
は、チツプ外部とのインタフエースを最も高速化できる
点にある。つまり、TTL,CMOSレベルの外部信号は正電源
動作領域で演算処理し、再びTTL,CMOS信号としてチツプ
外部に出力する。また、ECLレベルの外部信号は負電源
動作領域で演算処理し、再びECL信号としてチツプ外部
に出力する。このようにする事で、TTL,CMOS,ECLのいず
れの信号レベルに対しても高速なインタフエースが可能
となる。
本発明の各実施例によれば、ワンチツプ上にあらゆる種
類の論理回路を実現する事ができる。
類の論理回路を実現する事ができる。
従つて、第７図に示す様に、それぞれの論理回路で最適
に設計した種々の論理ブロツクを含む少なくとも１つの
マクロセルをマクロセルライブラリイとして登録・保管
しておき、必要なマクロセルをマクロセルライブラリイ
の中から自由に選択する事ができる。従来の技術では、
例えばCMOSチツプならCMOSのマクロセルライブラリイの
中からのみ、セルを選択するので選択の自由度が小さか
つた。しかし、本発明の実施例はあらゆる論理回路の中
からマクロセルを選択する事ができるので、選択の自由
度が大きくなる。第８図のグラフの横軸はゲート数，縦
軸は遅延時間を示し、CMOS,バイポーラ・CMOS,ECLを例
にとつて、その性能領域を表わしている。CMOSのマクロ
セルは801で示した低速・高集積領域をカバーし、ECLマ
クロセルは803で示した高速・低集積領域をカバーし、
バイポーラ・CMOSマクロセルはCOSとECLの中間の性能領
域をカバーしている。従来技術では、例えばCMOSチツプ
の場合、801の性能領域からのみマクロセルを選択す
る。したがつて、出来上るチツプもこの性能領域に限ら
れたものとなる。一方、本発明においては、801,802,80
3のどの性能領域からでもマクロセルを選択する事がで
きる。すなわち、破線で示した広い性能領域804の中か
ら自由にマクロセルを選択する事ができる。したがつ
て、出来上るチツプも804に対応した高性能領域をカバ
ーしたものが実現可能となる。
に設計した種々の論理ブロツクを含む少なくとも１つの
マクロセルをマクロセルライブラリイとして登録・保管
しておき、必要なマクロセルをマクロセルライブラリイ
の中から自由に選択する事ができる。従来の技術では、
例えばCMOSチツプならCMOSのマクロセルライブラリイの
中からのみ、セルを選択するので選択の自由度が小さか
つた。しかし、本発明の実施例はあらゆる論理回路の中
からマクロセルを選択する事ができるので、選択の自由
度が大きくなる。第８図のグラフの横軸はゲート数，縦
軸は遅延時間を示し、CMOS,バイポーラ・CMOS,ECLを例
にとつて、その性能領域を表わしている。CMOSのマクロ
セルは801で示した低速・高集積領域をカバーし、ECLマ
クロセルは803で示した高速・低集積領域をカバーし、
バイポーラ・CMOSマクロセルはCOSとECLの中間の性能領
域をカバーしている。従来技術では、例えばCMOSチツプ
の場合、801の性能領域からのみマクロセルを選択す
る。したがつて、出来上るチツプもこの性能領域に限ら
れたものとなる。一方、本発明においては、801,802,80
3のどの性能領域からでもマクロセルを選択する事がで
きる。すなわち、破線で示した広い性能領域804の中か
ら自由にマクロセルを選択する事ができる。したがつ
て、出来上るチツプも804に対応した高性能領域をカバ
ーしたものが実現可能となる。
本発明によれば、デイレイ時間が小さく、また実装効率
が高い半導体集積回路装置を得ることができる。
が高い半導体集積回路装置を得ることができる。
第１図は本発明の一実施例のチツプ概念図、第２図は従
来例の概念図、第３図は本発明の実施例の効果の説明
図、第４図，第５図，第６図，第９図及び第10図は本発
明の一実施例の電源システム構成図、第７図は本発明の
実施例の設計方式の説明図、第８図は本発明効果の説明
図である。 101……チツプ、102〜104……論理ブロツク、105……ブ
ロツク間インタフエース、201〜204……各種論理チツ
プ、205……チツプ間インタフエース、301,302……チツ
プ、303,304……論理ブロツク、305〜309……インタフ
エース回路、310,311……内部回路、401〜403……論理
ブロツク、404,405……インタフエース回路、406〜408
……電源線、409……チツプ内部、601,602……電源線、
701……マクロセルライブラリイ、702……チツプ、703
……論理ブロツク、801〜803……各論理マクロセル性能
領域。
来例の概念図、第３図は本発明の実施例の効果の説明
図、第４図，第５図，第６図，第９図及び第10図は本発
明の一実施例の電源システム構成図、第７図は本発明の
実施例の設計方式の説明図、第８図は本発明効果の説明
図である。 101……チツプ、102〜104……論理ブロツク、105……ブ
ロツク間インタフエース、201〜204……各種論理チツ
プ、205……チツプ間インタフエース、301,302……チツ
プ、303,304……論理ブロツク、305〜309……インタフ
エース回路、310,311……内部回路、401〜403……論理
ブロツク、404,405……インタフエース回路、406〜408
……電源線、409……チツプ内部、601,602……電源線、
701……マクロセルライブラリイ、702……チツプ、703
……論理ブロツク、801〜803……各論理マクロセル性能
領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 ３２１ Ｊ
Claims (5)
- 【請求項１】外部から信号を入力する入力回路ブロック
と、 外部へ信号を出力する出力回路ブロックと、 電界効果トランジスタからなる第１の回路ブロックと、 バイポーラトランジスタと電界効果トランジスタの複合
回路からなる第２の回路ブロックと、 バイポーラトランジスタからなる第３の回路ブロックと
を同一半導体基板上に形成し、上記第１の回路ブロック
と上記第２の回路ブロックと上記第３の回路ブロックに
は同一の動作電源を供給し、上記第１の回路ブロックと
上記第２の回路ブロックと上記第３の回路ブロックとの
相互間には１方向性の信号レベル変換部を有することを
特徴とする半導体集積回路装置。 - 【請求項２】特許請求の範囲第１項において、 上記動作電源は、３つの異なる電源電位線によって、供
給されることを特徴とする半導体集積回路装置。 - 【請求項３】特許請求の範囲第２項において、 上記３つの異なる電源電位線は、電位の高い第１の電位
線と、電位の低い第２の電位線と、上記第１の電位線と
上記第２の電位線との間の電位である第３の電位線とか
らなることを特徴とする半導体集積回路装置。 - 【請求項４】特許請求の範囲第３項において、 上記入力回路と上記出力回路は上記第１の電位線と上記
第３の電位線によって電源が供給され、上記内部回路は
上記第１の電位線と第２の電位線によって電源が供給さ
れることを特徴とする半導体集積回路装置。 - 【請求項５】特許請求の範囲第３項において、 上記入力回路と上記出力回路と上記内部回路は上記第１
の電位線と第２の電位線によって電源が供給されること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187582A JPH07105444B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187582A JPH07105444B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432647A JPS6432647A (en) | 1989-02-02 |
| JPH07105444B2 true JPH07105444B2 (ja) | 1995-11-13 |
Family
ID=16208629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187582A Expired - Fee Related JPH07105444B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105444B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325952A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | バイポーラｃｍｏｓ混在型半導体集積回路 |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| DE19633715C1 (de) * | 1996-08-21 | 1998-03-26 | Siemens Ag | Systemspannungen für ECL-kompatible Ein- und Ausgangsschaltungen in CMOS-Technologie |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815209B2 (ja) * | 1985-01-25 | 1996-02-14 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS62122262A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-07-29 JP JP62187582A patent/JPH07105444B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432647A (en) | 1989-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |