JPH0325952A - バイポーラｃｍｏｓ混在型半導体集積回路 - Google Patents
バイポーラｃｍｏｓ混在型半導体集積回路Info
- Publication number
- JPH0325952A JPH0325952A JP1161454A JP16145489A JPH0325952A JP H0325952 A JPH0325952 A JP H0325952A JP 1161454 A JP1161454 A JP 1161454A JP 16145489 A JP16145489 A JP 16145489A JP H0325952 A JPH0325952 A JP H0325952A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- level
- bipolar
- region
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＣＭＯＳ混在型半導体集積回路に関
し、特にバイポーラトランジスタとＣＭＯＳ｝ランジス
タが同一チップ上に混在するバイポーラＣＭＯＳ混在型
半導体集積回路に関する。
し、特にバイポーラトランジスタとＣＭＯＳ｝ランジス
タが同一チップ上に混在するバイポーラＣＭＯＳ混在型
半導体集積回路に関する。
従来、かかるバイポーラＣＭＯＳ混在型半導体ａ積回路
（以下、Ｂ ｉ ＣＭＯＳ−Ｉ Ｃ）：−称す）は、微
少で高精度な信号をバイポーラリニア回路で処理し、且
つディジタル信号をＣＭＯＳ回路で処理しており、ＩＣ
チップ上ではバイポーラ部とＣＭＯＳ部とが明確に区分
されて配置されるのが通例である。
（以下、Ｂ ｉ ＣＭＯＳ−Ｉ Ｃ）：−称す）は、微
少で高精度な信号をバイポーラリニア回路で処理し、且
つディジタル信号をＣＭＯＳ回路で処理しており、ＩＣ
チップ上ではバイポーラ部とＣＭＯＳ部とが明確に区分
されて配置されるのが通例である。
しかも、この種のＩＣにおけるバイポーラ部とＣＭＯＳ
部との相互接続は直接行われている。すなわち、所定の
ＣＭＯＳ回路の出カ信号により所定のバイポーラリニア
回路に対する切換等の制御を行う場合、これら二つの回
路は直接接続され、バイポーラリニア回路はＣＭＯＳレ
ベル〈例えば、Ｏ−５Ｖ）の信号を直接受信している。
部との相互接続は直接行われている。すなわち、所定の
ＣＭＯＳ回路の出カ信号により所定のバイポーラリニア
回路に対する切換等の制御を行う場合、これら二つの回
路は直接接続され、バイポーラリニア回路はＣＭＯＳレ
ベル〈例えば、Ｏ−５Ｖ）の信号を直接受信している。
また、バイポーラ回路のアナログ信号を二値変換してデ
ィジタルＣＭＯＳ回路にディジタル信号として供給する
場合、個々のアナログ回路内にてＣＭＯＳレベルに変換
し、その変換したディジタル信号を直接ＣＭＯＳ回路に
送出している。
ィジタルＣＭＯＳ回路にディジタル信号として供給する
場合、個々のアナログ回路内にてＣＭＯＳレベルに変換
し、その変換したディジタル信号を直接ＣＭＯＳ回路に
送出している。
上述した従来のＢｉＣＭＯＳ−ＩＣは、バイポーラリニ
ア回路の内部をＣＭＯＳレベルの信号ののった多数の配
線が通ることになる．しかるに、ＩＣチップ上の配線は
通常多層配線が用いられ、配線との交差を可能にし設計
の自由度を拡大している。また、その交差する部分の各
配線の間は眉間絶縁膜を誘電体とする容量で結合されて
いる，従って、ＣＭＯＳレベルのディジタル信号は振幅
が電源電圧程度であり、且つその立上りおよび立下りが
急峻であるので、前記容量によって結合された他の層の
配線にＣＭＯＳレベル信号の微分波形電流がリークして
しまう．通常、アナログ回路では、ＣＭＯＳレベルに比
べてはるかに微少な信号が扱われているため、アナログ
回路に対して上述の様なディジタル信号からのリークが
あると、ＩＣ全体の動作に重大な影響をおよぼすという
欠点がある。また、かかるリークを防止するために多層
配線の交差を避けることは、集積回路設計に大きな制約
を与えるという欠点がある．本発明の目的は、かかるデ
ィジタル回路からアナログ回路への信号干渉を皆無にす
るとともに、設計効率を向上させることのできるバイポ
ーラＣＭＯＳ混在型半導体集積回路を提供することにあ
る。
ア回路の内部をＣＭＯＳレベルの信号ののった多数の配
線が通ることになる．しかるに、ＩＣチップ上の配線は
通常多層配線が用いられ、配線との交差を可能にし設計
の自由度を拡大している。また、その交差する部分の各
配線の間は眉間絶縁膜を誘電体とする容量で結合されて
いる，従って、ＣＭＯＳレベルのディジタル信号は振幅
が電源電圧程度であり、且つその立上りおよび立下りが
急峻であるので、前記容量によって結合された他の層の
配線にＣＭＯＳレベル信号の微分波形電流がリークして
しまう．通常、アナログ回路では、ＣＭＯＳレベルに比
べてはるかに微少な信号が扱われているため、アナログ
回路に対して上述の様なディジタル信号からのリークが
あると、ＩＣ全体の動作に重大な影響をおよぼすという
欠点がある。また、かかるリークを防止するために多層
配線の交差を避けることは、集積回路設計に大きな制約
を与えるという欠点がある．本発明の目的は、かかるデ
ィジタル回路からアナログ回路への信号干渉を皆無にす
るとともに、設計効率を向上させることのできるバイポ
ーラＣＭＯＳ混在型半導体集積回路を提供することにあ
る。
本発明のＢｉＣＭＯＳ−ＩＣは、アナログ回路をバイポ
ーラトランジスタで形成した同一チップ上にディジタル
回路をＣＭＯＳ｝ランジスタで形成するバイポーラＣＭ
ＯＳ混在型半導体集積回路において、バイポーラ領域と
ＣＭＯＳ領域の境界領域にＥＣＬ−ＣＭＯＳ間の入出力
レベルを変換するレベル変換器を配置し、前記アナログ
回路および前記ディジタル回路の相互接続を前記レベル
変換器を介して行うように構或される。
ーラトランジスタで形成した同一チップ上にディジタル
回路をＣＭＯＳ｝ランジスタで形成するバイポーラＣＭ
ＯＳ混在型半導体集積回路において、バイポーラ領域と
ＣＭＯＳ領域の境界領域にＥＣＬ−ＣＭＯＳ間の入出力
レベルを変換するレベル変換器を配置し、前記アナログ
回路および前記ディジタル回路の相互接続を前記レベル
変換器を介して行うように構或される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＢｉＣＭＯＳ−ＩＣの
回路配置図である。
回路配置図である。
第１図に示すように、本実施例はＩＣチップ１上にボン
ディングバッド２と、ＣＭＯＳ領域３と、レベル変換器
領域４と、バイポーラ領域５とを有し、相互の回路はバ
イポーラＣＭＯＳ間接続配線６および７により接続され
ている。レベル変換器領域４には、ＣＭＯＳからＥＣＬ
へ、およびＥＣＬからＣＭＯＳへの双方向のレベル変換
器が含まれ、前述したバイポーラ領域５とＣＭＯＳ領域
３の接続は各レベル変換器を介して行われる。
ディングバッド２と、ＣＭＯＳ領域３と、レベル変換器
領域４と、バイポーラ領域５とを有し、相互の回路はバ
イポーラＣＭＯＳ間接続配線６および７により接続され
ている。レベル変換器領域４には、ＣＭＯＳからＥＣＬ
へ、およびＥＣＬからＣＭＯＳへの双方向のレベル変換
器が含まれ、前述したバイポーラ領域５とＣＭＯＳ領域
３の接続は各レベル変換器を介して行われる。
従って、バイポーラ領域５内には、ＣＭＯＳレベルの信
号ラインは存在しなくなる。
号ラインは存在しなくなる。
第２図（ａ）．（ｂ）はそれぞれ第１図におけるレベル
変換器の一例を示すＣＭＯＳレベルからのＥＣＬレベル
へのレベル変換器の回路図とＥＣＬレベルからＣＭＯＳ
レベルへの変換器の回路図である。
変換器の一例を示すＣＭＯＳレベルからのＥＣＬレベル
へのレベル変換器の回路図とＥＣＬレベルからＣＭＯＳ
レベルへの変換器の回路図である。
第２図（ａ）に示すように、このレベル変換器は、ＣＭ
ＯＳレベルに入力端Ｉ１〜Ｉ４と基準電圧人力ＲＥＦに
接続されたバッファアンブ８と抵抗Ｒ，〜Ｒ＆とＥＣＬ
レベル出力端０．〜０４とを有している。例えば、電源
電圧が５■のとき、ＣＭＯＳレベルには５Ｖｐ−ｐも必
要となるが、ＥＣＬレベルは約３００ｍＶｐ−ｐで充分
である。
ＯＳレベルに入力端Ｉ１〜Ｉ４と基準電圧人力ＲＥＦに
接続されたバッファアンブ８と抵抗Ｒ，〜Ｒ＆とＥＣＬ
レベル出力端０．〜０４とを有している。例えば、電源
電圧が５■のとき、ＣＭＯＳレベルには５Ｖｐ−ｐも必
要となるが、ＥＣＬレベルは約３００ｍＶｐ−ｐで充分
である。
従って、Ｒ２ ／ （Ｒｌ ＋Ｒ２ ） ＝０ ． ３
／ ５ ． ０に設定し且つＲ３〜８８も同様に設定す
れば、適当なＥＣＬレベルに変換される。
／ ５ ． ０に設定し且つＲ３〜８８も同様に設定す
れば、適当なＥＣＬレベルに変換される。
また、第２図（ｂ）に示すように、このレベル変換器は
、前述したように、ＥＣＬレベルからＣＭＯＳレベルへ
の変換器であり、ＥＣＬ入力端Ｉ，，Ｉ６に微少差電圧
が印加されると、ＣＭＯＳレベル出力端０７までの電圧
利得が大きいため、出力はほぼ電源電圧ＶＣＣ又は接地
電圧ＧＮＤのＣＭＯＳレベルが得られる。尚、Ｑ１〜Ｑ
８はバイポーラトランジスタであり、Ｒ９は低電流源と
なる抵抗である。
、前述したように、ＥＣＬレベルからＣＭＯＳレベルへ
の変換器であり、ＥＣＬ入力端Ｉ，，Ｉ６に微少差電圧
が印加されると、ＣＭＯＳレベル出力端０７までの電圧
利得が大きいため、出力はほぼ電源電圧ＶＣＣ又は接地
電圧ＧＮＤのＣＭＯＳレベルが得られる。尚、Ｑ１〜Ｑ
８はバイポーラトランジスタであり、Ｒ９は低電流源と
なる抵抗である。
これら第２図（ａ），（ｂ）に示す両レベル変換器を第
１図に示すレベル変換領域４に配置することにより、ア
ナログ信号を扱うバイポーラ領域５内のディジタル信号
振幅が全て０〜３Ｖｐ−ｐ程度のＥＣＬレベルに低減さ
れ、大振幅のＣＭＯＳレベルディジタル信号は一掃され
る。これによって、ディジタル信号ラインからアナログ
信号ラインへの微分波形電流は無視出来る程度のレベル
となり得る。
１図に示すレベル変換領域４に配置することにより、ア
ナログ信号を扱うバイポーラ領域５内のディジタル信号
振幅が全て０〜３Ｖｐ−ｐ程度のＥＣＬレベルに低減さ
れ、大振幅のＣＭＯＳレベルディジタル信号は一掃され
る。これによって、ディジタル信号ラインからアナログ
信号ラインへの微分波形電流は無視出来る程度のレベル
となり得る。
以上説明したように、本発明のＢｉＣＭＯＳ−ＩＣは、
バイポーラ領域とＣＭＯＳ領域の境界領域にレベル変換
器を配置することにより、バイポーラ領域内のＣＭＯＳ
レベル配線を一掃したので、ディジタル回路からアナロ
グ回路への信号干渉を皆無にすることが出来るという効
果があり、また設計時においても信号干渉に対する配慮
が不要となるので、設計効率を向上させることができる
という効果がある， 第ｌ図は本発明の一実施例を示すＢ ｉ ＣＭＯＳ−Ｉ
Ｃの回路配置図、第２図（ａ），（１：＋）はそれぞれ
第１図におけるレベル変換器の一例を示すＣＭＯＳ−Ｅ
ＣＬレベル変換器の回路図とＥ Ｃ Ｌ−ＣＭＯＳレベ
ル変換器の回路図である。
バイポーラ領域とＣＭＯＳ領域の境界領域にレベル変換
器を配置することにより、バイポーラ領域内のＣＭＯＳ
レベル配線を一掃したので、ディジタル回路からアナロ
グ回路への信号干渉を皆無にすることが出来るという効
果があり、また設計時においても信号干渉に対する配慮
が不要となるので、設計効率を向上させることができる
という効果がある， 第ｌ図は本発明の一実施例を示すＢ ｉ ＣＭＯＳ−Ｉ
Ｃの回路配置図、第２図（ａ），（１：＋）はそれぞれ
第１図におけるレベル変換器の一例を示すＣＭＯＳ−Ｅ
ＣＬレベル変換器の回路図とＥ Ｃ Ｌ−ＣＭＯＳレベ
ル変換器の回路図である。
１・・・ＩＣチップ、２・・・ボンディングパッド、３
・・・ＣＭＯＳ領域、４・・・レベル変換領域、５・・
・バイポーラ領域、６．７・・・バイポーラＣＭＯＳ接
続配線、８・・・バッファアンプ、■１〜Ｉ４・・・Ｃ
ＭＯＳレベル入力端、０１〜０４・・・ＥＣＬレベル出
力端、Ｉ５，Ｉ６・・・ＥＣＬレベル入力端、０フ・・
・ＣＭＯＳレベル出力端。
・・・ＣＭＯＳ領域、４・・・レベル変換領域、５・・
・バイポーラ領域、６．７・・・バイポーラＣＭＯＳ接
続配線、８・・・バッファアンプ、■１〜Ｉ４・・・Ｃ
ＭＯＳレベル入力端、０１〜０４・・・ＥＣＬレベル出
力端、Ｉ５，Ｉ６・・・ＥＣＬレベル入力端、０フ・・
・ＣＭＯＳレベル出力端。
Claims (1)
- アナログ回路をバイポーラトランジスタで形成した同一
チップ上にディジタル回路をＣＭＯＳトランジスタで形
成するバイポーラＣＭＯＳ混在型半導体集積回路におい
て、バイポーラ領域とＣＭＯＳ領域の境界領域にＥＣＬ
−ＣＭＯＳ間の入出力レベルを変換するレベル変換器を
配置し、前記アナログ回路および前記ディジタル回路の
相互接続を前記レベル変換器を介して行うことを特徴と
するバイポーラＣＭＯＳ混在型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161454A JPH0325952A (ja) | 1989-06-23 | 1989-06-23 | バイポーラｃｍｏｓ混在型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161454A JPH0325952A (ja) | 1989-06-23 | 1989-06-23 | バイポーラｃｍｏｓ混在型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325952A true JPH0325952A (ja) | 1991-02-04 |
Family
ID=15735413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161454A Pending JPH0325952A (ja) | 1989-06-23 | 1989-06-23 | バイポーラｃｍｏｓ混在型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8365122B2 (en) | 2007-04-30 | 2013-01-29 | Innovations Holdings, L.L.C. | Method and apparatus for configurable systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432647A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1989
- 1989-06-23 JP JP1161454A patent/JPH0325952A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432647A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8365122B2 (en) | 2007-04-30 | 2013-01-29 | Innovations Holdings, L.L.C. | Method and apparatus for configurable systems |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0833438B2 (ja) | テスト・モ−ド始動回路 | |
| JPH0330303B2 (ja) | ||
| US5561388A (en) | Semiconductor device having CMOS circuit and bipolar circuit mixed | |
| JPH0325952A (ja) | バイポーラｃｍｏｓ混在型半導体集積回路 | |
| US5343083A (en) | Analog/digital hybrid masterslice IC | |
| JP3487989B2 (ja) | 半導体装置 | |
| JPH0430396A (ja) | 半導体記憶装置 | |
| JPH02280412A (ja) | バイ・ｍｏｓ半導体集積回路 | |
| US5233235A (en) | On-chip intermediate driver for discrete WSI systems | |
| JP2626538B2 (ja) | 半導体装置 | |
| JPH0273718A (ja) | 出力バッファー回路 | |
| JPS62123825A (ja) | 論理レベル変換回路 | |
| JP3036459B2 (ja) | Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 | |
| JPS6315526A (ja) | ドツト化回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS58162048A (ja) | セミカスタムｌｓｉ | |
| JPH05129534A (ja) | 半導体集積回路装置 | |
| JPS5839284A (ja) | インバ−タ回路 | |
| JPH03132112A (ja) | 半導体集積回路装置 | |
| JPH02110963A (ja) | 半導体装置 | |
| JPH0328089B2 (ja) | ||
| JPS5846713A (ja) | レベルシフト回路 | |
| JPH01196161A (ja) | 出力バッファ回路 | |
| JPS5955626A (ja) | 半導体集積回路装置 | |
| JPS60194615A (ja) | 複合出力回路 |