JPH07106925A - ラッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 エミッタフォロア回路を介してデータを帰還
するラッチ回路の耐α線性を向上させる。 【構成】 ラッチ回路１０は、クロックドライバＤの第
２の出力端子から出力される逆相クロックＣＬ₂ のレベ
ルを反転させる第１のインバータＩＮＶ₁ および第１の
インバータＩＮＶ₁ の出力信号のレベルを反転させる第
２のインバータＩＮＶ₂ からなる遅延回路ＤＬと、遅延
回路ＤＬの出力信号とクロックドライバＤの第１の出力
端子から出力される正相クロックＣＬ₁ との論理積をと
るアンド回路ＡＮＤとを有するとともに、アンド回路Ａ
ＮＤの出力信号（エミッタフォロア電流制御信号Ｓ）が
第１のエミッタフォロア電流制御用トランジスタＱ₂₁の
ベースおよび第２のエミッタフォロア電流制御用トラン
ジスタＱ₂₂のベースに供給されている点で、従来のこの
種のラッチ回路と異なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラッチ回路に関し、特
に、エミッタフォロア回路を介してデータを帰還するラ
ッチ回路に関する。

【０００２】

【従来の技術】従来のこの種のラッチ回路100 は、図４
に示すように、第１乃至第３の電源ラインＬ₁₀₁〜Ｌ₁₀₃
と、第１乃至第６トランジスタＱ₁₀₁〜Ｑ₁₀₆と、第１お
よび第２のエミッタフォロアトランジスタＱ₁₁₁，Ｑ₁₁₂
と、第１および第２のエミッタフォロア電流制御用トラ
ンジスタＱ₁₂₁，Ｑ₁₂₂と、第１および第２の出力振幅用
抵抗Ｒ₁₁₁，Ｒ₁₁₂と、第１および第２のエミッタフォロ
ア抵抗Ｒ₁₂₁，Ｒ₁₂₂と、α線対策用コンデンサＣと、電
流源110 と、クロックドライバＤとを含む。

【０００３】ここで、クロックドライバＤは、第１の出
力端子と第２の出力端子とを有し、クロックＣＬが外部
から入力されると、クロックＣＬと同相の正相クロック
ＣＬ ₁ （エミッタフォロア制御信号）を第１の出力端子
から出力するとともに、クロックＣＬと逆相の逆相クロ
ックＣＬ₂ を第２の出力端子から出力する。

【０００４】第１のトランジスタＱ₁₀₁ は、データ書込
み用のトランジスタであり、コレクタが第１の出力振幅
用抵抗Ｒ₁₁₁ を介して第１の電源ラインＬ₁₀₁ に接続さ
れている。また、第１のトランジスタＱ₁₀₁ のベースに
は、入力データＡが外部から入力される。第２のトラン
ジスタＱ₁₀₂ は、データ書込み用のトランジスタであ
り、コレクタが第２の出力振幅用抵抗Ｒ₁₁₂ を介して第
１の電源ラインＬ₁₀₁ に接続されている。また、第２の
トランジスタＱ₁₀₂ のベースには、入力データＡの反転
データ（逆位相のデータ）である反転入力データＢＡが
外部から入力される。

【０００５】第３のトランジスタＱ₁₀₃ は、データ保持
用のトランジスタであり、コレクタが第１のトランジス
タＱ₁₀₁ のコレクタと接続されている。第４のトランジ
スタＱ₁₀₄ は、データ保持用のトランジスタであり、コ
レクタが第２のトランジスタＱ₁₀₂ のコレクタと接続さ
れている。

【０００６】第５のトランジスタＱ₁₀₅ は、データ書込
み用のトランジスタであり、コレクタが第１のトランジ
スタＱ₁₀₁ のエミッタおよび第２のトランジスタＱ₁₀₂
のエミッタと接続されているとともに、ベースがクロッ
クドライバＤの第１の出力端子と接続されている。第６
のトランジスタＱ₁₀₆ は、データ保持用のトランジスタ
であり、コレクタが第３のトランジスタＱ₁₀₃ のエミッ
タおよび第４のトランジスタＱ₁₀₄ のエミッタと接続さ
れ、ベースがクロックドライバＤの第２の出力端子と接
続されているとともに、エミッタが第５のトランジスタ
Ｑ₁₀₅ のエミッタと接続されている。第５のトランジス
タＱ₁₀₅ のエミッタおよび第６のトランジスタＱ₁₀₆ の
エミッタはそれぞれ、電流源110 を介して第３の電源ラ
インＬ_{10 3} と接続されている。

【０００７】なお、第５のトランジスタ₁₀₅ のベースに
クロックドライバＤの第１の出力端子から正相クロック
ＣＬ₁ が入力されると、ラッチ回路100 はデータ書き込
み状態とされる。また、第６のトランジスタＱ₁₀₆ のベ
ースにクロックドライバＤの第２の出力端子から逆相ク
ロックＣＬ₂ が入力されると、ラッチ回路100 はデータ
保持状態とされる。

【０００８】第１のエミッタフォロアトランジスタＱ
₁₁₁ は、コレクタが第１の電源ラインＬ₁₀₁ に接続さ
れ、ベ−スが第３のトランジスタＱ₁₀₃ のコレクタと接
続されているとともに、エミッタが第４のトランジスタ
Ｑ₁₀₄ のベースと接続されている。第２のエミッタフォ
ロアトランジスタＱ₁₁₂ は、コレクタが第１の電源ライ
ンＬ₁₀₁ に接続され、ベ−スが第４のトランジスタＱ
₁₀₄ のコレクタと接続されているとともに、エミッタが
第３のトランジスタＱ₁₀₃ のベースと接続されている。
α線対策用コンデンサＣは、第１のエミッタフォロアト
ランジスタＱ₁₁₁ のエミッタと第２のエミッタフォロア
トランジスタＱ₁₁₂ のエミッタとの間に接続されてい
る。

【０００９】第１のエミッタフォロア電流制御用トラン
ジスタＱ₁₂₁ は、コレクタが第１のエミッタフォロアト
ランジスタＱ₁₁₁ のエミッタと接続され、ベースがクロ
ックドライバＤの第１の出力端子と接続されているとと
もに、エミッタが第１のエミッタフォロア抵抗Ｒ₁₂₁ を
介して第２の電源ラインＬ₁₀₂ に接続されている。第２
のエミッタフォロア電流制御用トランジスタＱ₁₂₂ は、
コレクタが第２のエミッタフォロアトランジスタＱ₁₁₂
のエミッタと接続され、ベースがクロックドライバＤ
₁₀₁ の第１の出力端子と接続されているとともに、エミ
ッタが第２のエミッタフォロア抵抗Ｒ₁₂₂ を介して第２
の電源ラインＬ₁₀₂ に接続されている。

【００１０】以上のように構成されたラッチ回路100 で
は、第１の出力振幅用抵抗Ｒ₁₁₁と第１のトランジスタ
Ｑ₁₀₁ と第５のトランジスタＱ₁₀₅ と電流源110 と第２
の出力振幅用抵抗Ｒ₁₁₂ と第２のトランジスタＱ₁₀₂ と
が、クロックＣＬの一方のレベルにより選択的に動作状
態（データ書込み状態）とされる第１の差動トランジス
タ対として機能する。また、第１の出力振幅用抵抗Ｒ
₁₁₁ と第３のトランジスタＱ₁₀₃ と第６のトランジスタ
Ｑ₁₀₆ と電流源110 と第２の出力振幅用抵抗Ｒ ₁₁₂ と第
４のトランジスタＱ₁₀₄ とが、クロックＣＬの他方のレ
ベルにより選択的に動作状態（データ保持状態）とされ
る第２の差動トランジスタ対として機能する。

【００１１】ラッチ回路100 では、図５（Ｃ）に示すよ
うに、データ書込み状態の期間（同図（Ｂ）に示す正相
クロックＣＬ₁ がハイレベルの期間）において第１およ
び第２のエミッタフォロアトランジスタＱ₁₁₁，Ｑ₁₁₂を
流れるエミッタフォロア電流を増やすことにより第１の
エミッタフォロアトランジスタＱ₁₁₁ の応答速度を速く
するとともに、データ保持状態の期間（同図（Ｂ）に示
す正相クロックＣＬ₁がロウレベルの期間）において第
１および第２のエミッタフォロアトランジスタＱ₁₁₁，
Ｑ₁₁₂を流れるエミッタフォロア電流を減らすことによ
り第２のエミッタフォロアトランジスタＱ₁₁₂ の応答速
度を遅くして、第３のトランジスタＱ₁₀₃のコレクタお
よび第４のトランジスタＱ₁₀₄ のコレクタに入射するα
線によるデータの変化が伝わらないようにしている。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来のラッチ回路100 では、データ書込み状態のとき
にデータ書込み用のトランジスタ（第１および第２のト
ランジスタＱ₁₀₁，Ｑ₁₀₂）のコレクタにα線が入射した
場合、第１および第２のエミッタフォロアトランジスタ
Ｑ₁₁₁，Ｑ₁₁₂を流れるエミッタフォロア電流が増えてい
る状態であるため、容易にデータが反転してしまう。こ
のとき、通常は、データ書込み用のトランジスタ（第１
および第２のトランジスタＱ₁₀₁，Ｑ₁₀₂）のベースは前
段の出力レベルに固定されているため、データを元の状
態に戻すことができる。しかし、クロックＣＬの切換え
タイミングに近いタイミングでは、α線入射によるデー
タの反転がそのまま保持されてデータ保持状態になり、
反転データを保持してしまうため、耐α線性が悪いとい
う問題がある。

【００１３】本発明の目的は、耐α線性を向上すること
ができるラッチ回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明のラッチ回路は、
第１の電源ラインと、第２の電源ラインと、ベースに入
力データが入力される第１のトランジスタ、および、ベ
ースに前記入力データの反転データまたは所定の参照電
圧が入力される第２のトランジスタを有するとともに、
クロックの一方のレベルにより選択的に動作状態とされ
る第１の差動トランジスタ対と、コレクタが前記第１の
トランジスタのコレクタと接続された第３のトランジス
タ、および、コレクトが前記第２のトランジスタのコレ
クタと接続された第４のトランジスタを有するととも
に、前記クロックの他方のレベルによって選択的に動作
状態とされる第２の差動トランジスタ対と、コレクタが
前記第１の電源ラインと接続され、ベースが前記第３の
トランジスタのコレクタと接続されるとともに、エミッ
タが前記第４のトランジスタのベースと接続された第１
のエミッタフォロアトランジスタと、コレクタが前記第
１のエミッタフォロアトランジスタのエミッタと接続さ
れた第１のエミッタフォロア電流制御トランジスタと、
一端が前記第１のエミッタフォロア電流制御トランジス
タのエミッタに接続されるとともに、他端が前記第２の
電源ラインに接続された第１のエミッタフォロア抵抗
と、コレクタが前記第１の電源ラインと接続され、ベー
スが前記第４のトランジスタのコレクタと接続されると
ともに、エミッタが前記第３のトランジスタのベースと
接続された第２のエミッタフォロアトランジスタと、コ
レクタが前記第２のエミッタフォロアトランジスタのエ
ミッタと接続された第２のエミッタフォロア電流制御ト
ランジスタと、一端が前記第２のエミッタフォロア電流
制御トランジスタのエミッタに接続されるとともに、他
端が前記第２の電源ラインに接続された第２のエミッタ
フォロア抵抗とを含むラッチ回路において、前記クロッ
クの反転信号を遅延させる遅延回路と、該遅延回路の出
力信号と前記クロックとの論理積をとるアンド回路とを
含み、該アンド回路の出力信号が、前記第１のエミッタ
フォロア電流制御トランジスタのベースおよび前記第２
のエミッタフォロア電流制御トランジスタのベースに入
力されることを特徴とする。

【００１５】

【作用】本発明のラッチ回路は、エミッタフォロア回路
を介してデータを帰還するラッチ回路において、クロッ
クの反転信号を遅延させる遅延回路および遅延回路の出
力信号とクロックとの論理積をとるアンド回路により、
クロックサイクルのデータ書込み期間より幅の狭い信号
（エミッタフォロア制御信号）を作成し、作成した信号
を第１のエミッタフォロア電流制御トランジスタのベー
スおよび第２のエミッタフォロア電流制御トランジスタ
のベースに入力する。これにより、この信号が入力され
た期間のみ、第１および第２のエミッタフォロア電流制
御トランジスタを流れるエミッタフォロア電流を増やし
て、その応答速度を速くすることにより、書き込まれた
データによるエミッタフォロア回路の出力レベルを確定
するとともに、クロックサイクルのそれ以外の期間で
は、エミッタフォロア電流を小さくして、その応答速度
を遅くすることにより、エミッタフォロア回路の出力レ
ベルを変化しにくくさせることができる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００１７】図１は、本発明のラッチ回路の第１の実施
例を示す回路図である。

【００１８】本実施例のラッチ回路１０は、クロックド
ライバＤの第２の出力端子から出力される逆相クロック
ＣＬ₂ のレベルを反転させる第１のインバータＩＮＶ₁
および第１のインバータＩＮＶ₁ の出力信号のレベルを
反転させる第２のインバータＩＮＶ₂ からなる遅延回路
ＤＬと、遅延回路ＤＬの出力信号とクロックドライバＤ
の第１の出力端子から出力される正相クロックＣＬ₁ と
の論理積をとるアンド回路ＡＮＤとを有するとともに、
アンド回路ＡＮＤの出力信号（以下、「エミッタフォロ
ア電流制御信号Ｓ」と称する。）が第１のエミッタフォ
ロア電流制御用トランジスタＱ₂₁のベースおよび第２の
エミッタフォロア電流制御用トランジスタＱ₂₂のベース
に供給されている点で、図４に示した従来のラッチ回路
100 と異なる。

【００１９】ラッチ回路１０では、図２（Ａ）に示すク
ロックＣＬの位相が反転されたクロックドライバＤの第
２の出力端子から出力される逆相クロックＣＬ₂ は、第
１のインバータＩＮＶ₁ および第２のインバータＩＮＶ
₂ からなる遅延回路ＤＬを通過することにより、同図
（Ｄ）に示すように、クロックＣＬのクロックサイクル
Ｔの半分よりも小さい時間だけ遅延される。遅延回路Ｄ
Ｌの出力信号とクロックドライバＤの第１の出力端子か
ら出力される同図（Ｃ）に示す正相クロックＣＬ ₁ との
論理積がアンド回路ＡＮＤでとられることにより、同図
（Ｅ）に示すように、正相クロックＣＬ₁ のハイレベル
の期間（データ書込み期間）よりも狭いパルス幅を有す
るエミッタフォロア電流制御信号Ｓが作成される。作成
されたエミッタフォロア電流制御信号Ｓが第１のエミッ
タフォロア電流制御用トランジスタＱ₂₁のベースおよび
第２のエミッタフォロア電流制御用トランジスタＱ₂₂の
ベースに供給される。その結果、同図（Ｆ）に示すよう
に、データ書込み状態（すなわち、正相クロックＣＬ₁
のハイレベル）のときに第１および第２のエミッタフォ
ロアトランジスタＱ₁₁，Ｑ₁₂を流れるエミッタフォロア
電流が増加する期間を短くすることができるため、デー
タ書込み期間での第１および第２のエミッタフォロアト
ランジスタＱ₁₁，Ｑ₁₂の応答速度が速い期間を短くする
とともに、第１および第２のエミッタフォロアトランジ
スタＱ₁₁，Ｑ₁₂の応答速度が遅くなる期間をクロックサ
イクルＴ内で長くすることができる。

【００２０】図３は、本発明のラッチ回路の第２の実施
例を示す回路図である。

【００２１】本実施例のラッチ回路５０は、遅延回路Ｄ
Ｌ’が遅延用抵抗Ｒ₅₁および遅延用コンデンサＣ₅₁から
なる低域通過フィルタで構成されている点で、図１に示
した第１の実施例のラッチ回路１０と異なる。

【００２２】本実施例のラッチ回路５０においても、遅
延回路ＤＬ’を構成する前記低域通過フィルタの時定数
が、正相クロックＣＬ₁ のハイレベルの期間よりも狭い
パルス幅を有するエミッタフォロア電流制御信号Ｓが作
成されるように設定されることにより、同様の効果を得
ることができる。

【００２３】以上説明した実施例においては、第２のト
ランジスタＱ₂ のベースには、入力データＡの反転デー
タである反転入力データＢＡが外部から入力されたが、
所定の参照電圧が入力されても、同様の効果を得ること
ができる。

【００２４】なお、耐α線性を向上させたラッチ回路と
しては、以下に示すものが提案されているが、いずれ
も、エミッタフォロア電流制御信号のパルス幅を狭める
構成を有する本発明のラッチ回路と異なる。 （１）一対のフィードバックループと第２の論理ゲート
との間に、非反転論理出力および反転論理の２つのレベ
ル関係のみを受けて動作する差動部を介在させることに
より、クロック信号のレベルに正確さを要求せずに、安
定したラッチ動作を得るラッチ回路（特開平２−３３２
１５号公報）。 （２）ラッチ回路でデータを保持しているノードを、α
線雑音電流の発生源であるｐ基板から分離することによ
り、ラッチ回路を構成するトランジスタにα線が入射し
ても、データの破壊が起こらず、半導体メモリのソフト
エラーを低減するラッチ回路（特開平２−７８２６９号
公報）。 （３）出力信号を帰還するエミッタフォロアのエミッタ
電位がHighレベルの場合に、エミッタフォロア電流をほ
ぼカットオフすることにより、データ保持ノードにα線
によるスパイクノイズが発生しても、入力側フリップフ
ロップゲートへのスパイクノイズの伝達を阻止するラッ
チ回路（特開昭６３−３６６０９号公報）。 （４）データ保持用の差動トランジスタ対のコレクタと
ベースとの間に、この差動トランジスタ対のベース間に
設けられる抵抗とこの抵抗の一方又は他方を選択的に終
端する一対のスイッチ手段と、そのベースに差動トラン
ジスタ対の一方又は他方のコレクタ電位をそれぞれ受け
前記抵抗を選択的に含んでエミッタフォロア回路を構成
する一対の帰還トランジスタとを含む帰還回路を設ける
ことにより、アルファ線によってデータ保持用の差動ト
ランジスタ対のコレクタに発生するパルス性のノイズ
を、各帰還トランジスタのベースに結合される寄生容量
と相対する差動トランジスタのベースに結合される寄生
容量との比に従って分圧し、前記ノイズによる差動トラ
ンジスタのベース電位の低下を抑制するとともに、エミ
ッタフォロア回路の抵抗を共有化しその一方又は他方を
選択的に終端することで、差動トランジスタ対のベース
間の電位差を確保するラッチ回路（特開平１−１０６６
１９号公報）。

【００２５】

【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。

【００２６】本発明のラッチ回路は、クロックの反転信
号を遅延させる遅延回路および遅延回路の出力信号とク
ロックとの論理積をとるアンド回路により作成された、
クロックサイクルのデータ書込み期間より幅の狭い信号
（エミッタフォロア制御信号）が入力された期間のみ、
第１および第２のエミッタフォロア電流制御トランジス
タを流れるエミッタフォロア電流を増やして、その応答
速度を速くすることにより、書き込まれたデータによる
エミッタフォロア回路の出力レベルを確定するととも
に、クロックサイクルのそれ以外の期間では、エミッタ
フォロア電流を小さくして、その応答速度を遅くするこ
とにより、エミッタフォロア回路の出力レベルを変化し
にくくさせることができるため、差動トランジスタ対の
コレクタにα線が入射してエミッタフォロア電流が増え
ても、その期間を短くすることができるので、α線の入
射がエミッタフォロア回路の出力レベルに影響する確率
を低くすることができ、耐α線性が向上する。

【図面の簡単な説明】

【図１】本発明のラッチ回路の第１の実施例を示す回路
図である。

【図２】図１に示したラッチ回路におけるエミッタフォ
ロア制御信号の生成方法を示すタイミングチャートであ
る。

【図３】本発明のラッチ回路の第２の実施例を示す回路
図である。

【図４】ラッチ回路の一従来例を示す回路図である。

【図５】図４に示したラッチ回路におけるクロック，正
相クロック（エミッタフォロア制御信号）およびエミッ
タフォロア電流のタイミングを示すタイミングチャート
である。

【符号の説明】

１０，５０ ラッチ回路 １１ 電流源 Ｑ₁〜Ｑ₆ トランジスタ Ｑ₁₁，Ｑ₁₂ エミッタフォロアトランジスタ Ｑ₂₁，Ｑ₂₂ エミッタフォロア電流制御用トランジス
タ Ｒ₁₁，Ｒ₁₂ 出力振幅用抵抗 Ｒ₂₁，Ｒ₂₂ エミッタフォロア抵抗 Ｒ₅₁ 遅延用抵抗 Ｃ₅₁ 遅延用コンデンサ Ｃ α線対策コンデンサ Ｄ クロックドライバ Ｌ₁〜Ｌ₃ 電源ライン ＩＮＶ₁，ＩＮＶ₂ インバータ ＤＬ 遅延回路 ＡＮＤ アンド回路 ＣＬ クロック ＣＬ₁ 正相クロック ＣＬ₂ 逆相クロック Ｓ エミッタフォロア電流制御信号 Ｔ クロックサイクル

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【手続補正書】

【提出日】平成６年１月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の電源ラインと、 第２の電源ラインと、 ベースに入力データが入力される第１のトランジスタ、
   および、ベースに前記入力データの反転データまたは所
   定の参照電圧が入力される第２のトランジスタを有する
   とともに、クロックの一方のレベルにより選択的に動作
   状態とされる第１の差動トランジスタ対と、 コレクタが前記第１のトランジスタのコレクタと接続さ
   れた第３のトランジスタ、および、コレクトが前記第２
   のトランジスタのコレクタと接続された第４のトランジ
   スタを有するとともに、前記クロックの他方のレベルに
   よって選択的に動作状態とされる第２の差動トランジス
   タ対と、 コレクタが前記第１の電源ラインと接続され、ベースが
   前記第３のトランジスタのコレクタと接続されるととも
   に、エミッタが前記第４のトランジスタのベースと接続
   された第１のエミッタフォロアトランジスタと、 コレクタが前記第１のエミッタフォロアトランジスタの
   エミッタと接続された第１のエミッタフォロア電流制御
   トランジスタと、 一端が前記第１のエミッタフォロア電流制御トランジス
   タのエミッタに接続されるとともに、他端が前記第２の
   電源ラインに接続された第１のエミッタフォロア抵抗
   と、 コレクタが前記第１の電源ラインと接続され、ベースが
   前記第４のトランジスタのコレクタと接続されるととも
   に、エミッタが前記第３のトランジスタのベースと接続
   された第２のエミッタフォロアトランジスタと、 コレクタが前記第２のエミッタフォロアトランジスタの
   エミッタと接続された第２のエミッタフォロア電流制御
   トランジスタと、 一端が前記第２のエミッタフォロア電流制御トランジス
   タのエミッタに接続されるとともに、他端が前記第２の
   電源ラインに接続された第２のエミッタフォロア抵抗と
   を含むラッチ回路において、 前記クロックの反転信号を遅延させる遅延回路と、 該遅延回路の出力信号と前記クロックとの論理積をとる
   アンド回路とを含み、 該アンド回路の出力信号が、前記第１のエミッタフォロ
   ア電流制御トランジスタのベースおよび前記第２のエミ
   ッタフォロア電流制御トランジスタのベースに入力され
   ることを特徴とするラッチ回路。