JPH07110794A - プロセッサ間バスの送受信同時制御インターフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサ間バスの送受信同時制御インター
フェース回路を、２本のバスから同時にデータの送受信
を行うことができるようにする。 【構成】 データ送信部３０は、データ受信部４０が第
１のバス１１から第１のインターフェース回路２１を介
して受信データを受信しているときには第２のバス１２
を選択し、一方、データ受信部４０が第２のバス１２か
ら第２のインターフェース回路２２を介して受信データ
を受信しているときには第１のバス１１を選択する送信
バス選択回路３１を有する。また、データ受信部４０
は、データ送信部３０が第１のインターフェース回路２
１を介して第１のバス１１に送信データを出力している
ときには第２のバス１２を選択し、一方、データ送信部
３０が第２のインターフェース回路２２を介して第２の
バス１２に送信データを出力しているときには第１のバ
ス１１を選択する受信バス選択回路４１を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサ間バスの送
受信同時制御インターフェース回路に関し、特に、デー
タ転送用の２本のバスによって複数のプロセッサが互い
に接続されたマルチプロセッサ方式のシステムに用いら
れるプロセッサ間バスの送受信同時制御インターフェー
ス回路に関する。

【０００２】

【従来の技術】図２は、データ転送用の２本のバスによ
って複数のプロセッサが互いに接続されたマルチプロセ
ッサ方式のシステムに用いられるバス・インターフェー
ス回路の一従来例を示すブロック図である。

【０００３】バス・インターフェース回路110 は、プロ
セッサ100 と２本のバス（第１のバス101 および第２の
バス102 ）との間に設けられるものであり、第１のバス
101に接続された第１のインターフェース回路111 と、
第２のバス102 に接続された第２のインターフェース回
路112 と、第１のインターフェース回路111 および第２
のインターフェース回路112 の送受信の競合を調定する
競合調定回路113 と、競合調定回路113 と互いに接続さ
れたメモリコントロール回路114 と、メモリコントロー
ル回路114 と互いに接続されるとともにプロセッサ100
と互いに接続されたゲート回路115 と、ゲート回路115
と互いに接続されたメモリ116 とを有する。

【０００４】ここで、第１のバス101 および第２のバス
102 は、データ転送を行うためにプロセッサ100 と他の
複数のプロセッサとの間を互いに接続するためのもので
ある。メモリコントロール回路114 は、第１のバス101
または第２のバス102 を介して他のプロセッサから送ら
れてくる受信データの書き込みと第１のバス101 または
第２のバス102 を介して他のプロセッサへ送る送信デー
タの読み出しとを制御するためのものである。ゲート回
路115 は、プロセッサ100 から送られてくる送信データ
の書き込みおよび読み出しとメモリコントロール回路11
4 から送られてくる受信データの書き込みおよび読み出
しとを制御するためのものである。メモリ116 は、送信
データおよび受信データを格納するためのものである。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たバス・インターフェース回路110 では、たとえば第１
のバス101 が送信状態または受信状態になった場合、メ
モリコントロール回路114 とゲート回路115 とメモリ11
6 とが第１のバス101 により占有されてしまうため、第
２のバス102 を使用してデータの送信または受信を同時
にすることができないという問題がある。かかる問題
は、第２のバス102 が送信状態または受信状態になった
場合にも、同様にして生じる。

【０００６】なお、マルチプロセッサシステムの経済性
を損なうことなく、プロセッサ間通信制御装置に発生す
る輻輳状態を解消するために、プロセッサ相互間の通信
の輻輳状態を検出する輻輳検出手段と、輻輳検出手段が
輻輳状態を検出した場合に、予備系として待機中のプロ
セッサ間通信制御装置を起動し、現用系として使用中の
プロセッサ間通信制御装置と並行してプロセッサ間の通
信に使用可能とする予備系起動手段とを設けたプロセッ
サ間通信制御方式が、特開平１−１８５７６０号公報に
提案されているが、このプロセッサ間通信制御方式は、
一つのプロセッサ間通信制御装置で同時にデータの送受
信を行うことができるものではない。

【０００７】本発明の目的は、２本のバスから同時にデ
ータの送受信を行うことができる、プロセッサ間バスの
送受信同時制御インターフェース回路を提供することに
ある。

【０００８】

【課題を解決するための手段】本発明のプロセッサ間バ
スの送受信同時制御インターフェース回路は、データ転
送用の第１のバスおよび第２のバスによって第１のプロ
セッサが第２のプロセッサと互いに接続されたマルチプ
ロセッサ方式のシステムに用いられる、プロセッサ間バ
スの送受信同時制御インターフェース回路であって、前
記第１のバスに接続された第１のインターフェース回路
と、前記第２のバスに接続された第２のインターフェー
ス回路と、前記第１のプロセッサと前記第１および第２
のインターフェース回路との間に設けられた、前記第１
のプロセッサから送られてくる送信データを前記第１の
インターフェース回路を介して前記第１のバスにまたは
前記第２のインターフェース回路を介して前記第１のバ
スに出力するデータ送信部と、前記第１のプロセッサと
前記第１および第２のインターフェース回路との間に設
けられた、前記第１のバスから前記第１のインターフェ
ース回路を介してまたは前記第２のバスから前記第２の
インターフェース回路を介して送られてくる受信データ
を前記第１のプロセッサに出力するデータ受信部とを含
み、前記データ送信部が、前記データ受信部が前記第１
のバスから前記第１のインターフェース回路を介して前
記受信データを受信しているときには前記第２のバスを
選択し、一方、前記データ受信部が前記第２のバスから
前記第２のインターフェース回路を介して前記受信デー
タを受信しているときには前記第１のバスを選択する送
信バス選択回路を有し、前記データ受信部が、前記デー
タ送信部が前記第１のインターフェース回路を介して前
記第１のバスに前記送信データを出力しているときには
前記第２のバスを選択し、一方、前記データ送信部が前
記第２のインターフェース回路を介して前記第２のバス
に前記送信データを出力しているときには前記第１のバ
スを選択する受信バス選択回路を有することを特徴とす
る。

【０００９】ここで、前記データ送信部が、前記送信デ
ータが格納される送信用メモリと、該送信用メモリへの
前記送信データの書き込みおよび該送信用メモリからの
前記送信データの読み出しを制御する送信用メモリ制御
手段とをさらに有し、前記データ受信部が、前記受信デ
ータが格納される受信用メモリと、該受信用メモリへの
前記受信データの書き込みおよび該受信用メモリからの
前記受信データの読み出しを制御する受信用メモリ制御
手段とをさらに有してもよい。

【００１０】

【作用】本発明のプロセッサ間バスの送受信同時制御イ
ンターフェース回路では、データ送信部が、データ受信
部が第１のバスから第１のインターフェース回路を介し
て受信データを受信しているときには第２のバスを選択
し、一方、データ受信部が第２のバスから第２のインタ
ーフェース回路を介して受信データを受信しているとき
には第１のバスを選択する送信バス選択回路を有し、ま
た、データ受信部が、データ送信部が第１のインターフ
ェース回路を介して第１のバスに送信データを出力して
いるときには第２のバスを選択し、一方、データ送信部
が第２のインターフェース回路を介して第２のバスに送
信データを出力しているときには第１のバスを選択する
受信バス選択回路を有することにより、データ送信部と
データ受信部とにより第１のバスおよび第２のバスを排
他的に選択することができる。

【００１１】

【実施例】次に、本発明の実施例について、図面を参照
して説明する。

【００１２】図１は、本発明のプロセッサ間バスの送受
信同時制御インターフェース回路の一実施例であるバス
・インターフェース回路を示すブロック図である。

【００１３】バス・インターフェース回路２０は、プロ
セッサ１０と２本のバス（第１のバス１１および第２の
バス１２）との間に設けられるものであり、第１のバス
１１に接続された第１のインターフェース回路２１と、
第２のバス１２に接続された第２のインターフェース回
路２２と、プロセッサ１０と第１および第２のインター
フェース回路２１，２２との間に設けられたデータ送信
部３０と、プロセッサ１０と第１および第２のインター
フェース回路２１，２２との間に設けられたデータ受信
部４０とを有する。データ送信部３０およびデータ受信
部４０の構成について、以下に詳細に説明する。

【００１４】（１）データ送信部３０ データ送信部３０は、送信バス選択回路３１と、送信メ
モリコントロール回路３２と、送信部ゲート回路３３
と、送信メモリ３４とからなる。ここで、送信バス選択
回路３１は、データ受信部４０が第１のバス１１から第
１のインターフェース回路２１を介して受信データを受
信しているときには第２のバス１２を選択し、一方、デ
ータ受信部４０が第２のバス１２から第２のインターフ
ェース回路２２を介して受信データを受信しているとき
には第１のバス１１を選択するためのものである。送信
メモリコントロール回路３２は、送信メモリ３４から送
信部ゲート回路３３を介して送信データを読み出すため
のものである。送信部ゲート回路３３は、プロセッサ１
０からの送信データを送信メモリ３４に書き込むための
ものである。送信メモリ３４は、プロセッサ１０から送
られてくる送信データを格納するためのものである。

【００１５】（２）データ受信部４０ データ受信部４０は、受信バス選択回路４１と、受信メ
モリコントロール回路４２と、受信部ゲート回路４３
と、受信メモリ４４とからなる。ここで、受信バス選択
回路４１は、データ送信部３０が第１のインターフェー
ス回路２１を介して第１のバス１１に送信データを出力
しているときには第２のバス１２を選択し、一方、デー
タ送信部３０が第２のインターフェース回路２２を介し
て第２のバス１２に送信データを出力しているときには
第１のバス１１を選択するためのものである。受信メモ
リコントロール回路４２は、第１のバス１１または第２
のバス１２を介して他のプロセッサから送られてくる受
信データを受信部ゲート回路４３を介して受信メモリ４
４に書き込むためのものである。受信部ゲート回路４３
は、受信メモリ４４から受信データを読み出してプロセ
ッサ１０へ送るためのものである。

【００１６】次に、バス・インターフェース回路２０の
動作について説明する。

【００１７】プロセッサ１０が受信状態でないときに、
プロセッサ１０から他のプロセッサに対して送信データ
が送信される場合には、送信データは、プロセッサ１０
から送信部ゲート回路３３を介して送信メモリ３４に書
き込まれる。これにより、バス・インターフェース回路
２０の送信起動がかけられる。送信起動がかけられる
と、第１のバス１１および第２のバス１２のうちの使用
可能な方が送信バス選択回路３１により捕捉される。こ
のとき、第１のバス１１が捕捉されたものとする。その
後、送信データが、送信メモリコントロール回路３３に
よって送信メモリ３４から読み出されたのち、第１のイ
ンターフェース回路２１および捕捉された第１のバス１
１を介して送信先の他のプロセッサに送信される。

【００１８】このような送信データの送信中に、送信に
使用されていない第２のバス１２を介して他のプロセッ
サからプロセッサ１０に対して受信データが送信されて
きた場合には、受信バス選択回路４１によって第２のバ
ス１２が選択され、第２のインターフェース回路２２か
ら受信バス選択回路４１に送られてくる受信データは、
受信用メモリコントロール回路４２によって、受信部ゲ
ート回路４３を介して受信メモリ４４に書き込まれる。
その後、受信データは、受信部ゲート回路４３を介して
プロセッサ１０に送られる。

【００１９】一方、最初に、他のプロセッサからプロセ
ッサ１０に対して受信データが第１のバス１１を介して
送信されてきた場合には、受信データが送信されてきた
第１のバス１１が受信バス選択回路４１によって捕捉さ
れる。これにより、第１のインターフェース回路２１か
ら受信バス選択回路４１に送られてくる受信データが、
受信用メモリコントロール回路４２によって、受信部ゲ
ート回路４３を介して受信メモリ４４に書き込まれる。
その後、受信データは、受信部ゲート回路４３を介して
プロセッサ１０に送られる。

【００２０】このような受信データの受信中に、プロセ
ッサ１０から他のプロセッサに対して送信データを送信
する必要が生じた場合には、送信データはプロセッサ１
０から送信部ゲート回路３３を介して送信メモリ３４に
書き込まれる。これにより、バス・インターフェース回
路２０の送信起動がかけられる。送信起動がかけられる
と、受信に使用されていない第２のバス１２が、送信バ
ス選択回路３１によって選択される。その後、送信デー
タが、送信メモリコントロール回路３３によって送信メ
モリ３４から読み出されたのち、第２のインターフェー
ス回路２２および選択された第２のバス１２を介して送
信先の他のプロセッサに送信される。

【００２１】

【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。

【００２２】データ送信部とデータ受信部とにより第１
のバスおよび第２のバスを排他的に選択することができ
るため、データの送信と受信を同時に行うことができ、
プロセッサ間のデータ通信における送信と受信との競合
を避けることができ、バスの輻輳する時間を少なくし、
システム全体の処理能力を高めることができる。

【図面の簡単な説明】

【図１】本発明のプロセッサ間バスの送受信同時制御イ
ンターフェース回路の一実施例であるバス・インターフ
ェース回路を示すブロック図である。

【図２】データ転送用の２本のバスによって複数のプロ
セッサが互いに接続されたマルチプロセッサ方式のシス
テムに用いられるバス・インターフェース回路の一従来
例を示すブロック図である。

【符号の説明】

１０ プロセッサ １１ 第１のバス １２ 第２のバス ２０ バス・インターフェース回路 ２１ 第１のインターフェース回路 ２２ 第２のインターフェース回路 ３０ データ送信部 ３１ 送信バス選択回路 ３２ 送信メモリコントロール回路 ３３ 送信部ゲート回路 ３４ 送信メモリ ４０ データ受信部 ４１ 受信バス選択回路 ４２ 受信メモリコントロール回路 ４３ 受信部ゲート回路 ４４ 受信メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ転送用の第１のバスおよび第２の
   バスによって第１のプロセッサが第２のプロセッサと互
   いに接続されたマルチプロセッサ方式のシステムに用い
   られる、プロセッサ間バスの送受信同時制御インターフ
   ェース回路であって、 前記第１のバスに接続された第１のインターフェース回
   路と、 前記第２のバスに接続された第２のインターフェース回
   路と、 前記第１のプロセッサと前記第１および第２のインター
   フェース回路との間に設けられた、前記第１のプロセッ
   サから送られてくる送信データを前記第１のインターフ
   ェース回路を介して前記第１のバスにまたは前記第２の
   インターフェース回路を介して前記第１のバスに出力す
   るデータ送信部と、 前記第１のプロセッサと前記第１および第２のインター
   フェース回路との間に設けられた、前記第１のバスから
   前記第１のインターフェース回路を介してまたは前記第
   ２のバスから前記第２のインターフェース回路を介して
   送られてくる受信データを前記第１のプロセッサに出力
   するデータ受信部とを含み、 前記データ送信部が、 前記データ受信部が前記第１のバスから前記第１のイン
   ターフェース回路を介して前記受信データを受信してい
   るときには前記第２のバスを選択し、一方、前記データ
   受信部が前記第２のバスから前記第２のインターフェー
   ス回路を介して前記受信データを受信しているときには
   前記第１のバスを選択する送信バス選択回路を有し、 前記データ受信部が、 前記データ送信部が前記第１のインターフェース回路を
   介して前記第１のバスに前記送信データを出力している
   ときには前記第２のバスを選択し、一方、前記データ送
   信部が前記第２のインターフェース回路を介して前記第
   ２のバスに前記送信データを出力しているときには前記
   第１のバスを選択する受信バス選択回路を有することを
   特徴とする、プロセッサ間バスの送受信同時制御インタ
   ーフェース回路。
2. 【請求項２】 前記データ送信部が、 前記送信データが格納される送信用メモリと、 該送信用メモリへの前記送信データの書き込みおよび該
   送信用メモリからの前記送信データの読み出しを制御す
   る送信用メモリ制御手段とをさらに有し、 前記データ受信部が、 前記受信データが格納される受信用メモリと、 該受信用メモリへの前記受信データの書き込みおよび該
   受信用メモリからの前記受信データの読み出しを制御す
   る受信用メモリ制御手段とをさらに有することを特徴と
   する請求項１記載のプロセッサ間バスの送受信同時制御
   インターフェース回路。