JPH07112185B2 - Ｐｌｌの時定数切換回路 - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、例えば信号欠如期間を伴って伝送されるPCM
信号からクロック信号を抽出するためのPLLに使用して
好適な時定数切換回路に関する。 〔発明の概要〕 本発明は、PLLの時定数切換回路に関し、時定数回路にF
ETのソース・ドレイン間抵抗を介して並列にコンデンサ
を設け、信号の欠如に応じてFETのゲート電圧を制御す
ることによって、切換時のPLLへの悪影響を除去するも
のである。 〔従来の技術〕 いわゆるSMPTE−Ｃ型フォーマットのビデオテープレコ
ーダにおいては、回転ドラム上に２個のヘッドが設けら
れ、このドラムが１フィールドに１回転の割合で回転さ
れると共に、このドラムの周面の360度近くにわたって
磁気テープが斜めに巻付けられて所定速度で移送され
る。そして上述の２個のヘッドの内の一方で映像信号の
映像期間が記録されると共に、このヘッドが磁気テープ
から離間している期間（同期期間）は他方のヘッドでそ
の信号が記録されるようになされている。 すなわち第３図はこのようにして記録された磁気テープ
の記録パターンを示す。図において磁気テープはその幅
方向に２分割され、分割された幅広の部分に上述の一方
のヘッドにて映像期間の信号が斜めのトラックに記録さ
れると共に、分割された幅狭の部分に他方のヘッドにて
同期期間の信号が斜めのトラックに記録される。なおこ
れらの部分の間及び磁気テープの両側縁部には、それぞ
れ固定ヘッドにて記録されるコントロールトラック、第
１、第２及び第３の音声信号トラックが設けられてい
る。 ところでこのようなフォーマットにおいて、再生信号に
いわゆるタイムベースコレクタを用いると、仮りに同期
期間の信号が欠落しても、映像期間の信号さえ得られれ
ば支障なく正規の映像信号を再生することができる。そ
こで上述のフォーマットにおいて同期期間の信号に代え
てデジタル化されたPCM音声信号を幅狭の部分の斜めの
トラックに記録することが考えられた。 すなわち上述の従来のフォーマットでは、音声信号は固
定ヘッドでアナログ記録されていたが、このようなアナ
ログ記録では特にダビングを繰り返した場合にその劣化
が著しい。これに対して記録をデジタルで行えば、ダビ
ング時の劣化の問題は解消される。 本願出願人は先にこのような点を考慮したビデオテープ
レコーダを提案（特願昭60-180257号）した。 すなわち第４図はそのためのPCM信号系のブロック図で
あって、このブロック図において、入力端子（41）に供
給されるアナログ音声信号がIO回路（42）を通じでAD変
換回路（43）に供給され、デジタルデータに変換され
る。このデータがデータバス（44）に供給される。この
データバス（44）のデータがメモリ（45）に供給されて
記憶される。 さらにメモリ（45）に記憶されたデータがデータバス
（46）を通じてエンコーダ（47）に供給され、所定のエ
ラー訂正コードの付加、並べ替え等のエンコードが行わ
れる。そしてメモリ（45）からのデータが変調回路（4
8）に供給され、変調されたデータによる信号が記録ア
ンプ（49）を通じて記録ヘッド（50）に供給されて、磁
気テープ（51）の上述の同期トラックに相当部する幅狭
の部分の斜めのトラックに記録される。 さらに再生時には、テープ（51）から再生ヘッド（52）
で再生された信号が再生アンプ（53）を通じて復調回路
（54）に供給され、記録されたデジタルデータが復調さ
れる。この復調されたデータがデータバス（55）（56）
に供給され、このデータバス（55）（56）のデータがメ
モリ（45）に供給されると共に、それぞれ第１、第２の
デコーダ（57）（58）に供給される。また復調回路（5
4）で検出されたデータのアドレスがアドレスバス（5
9）を通じてメモリ（45）に供給される。 そして、所定の並べ替え、エラー訂正等のデコードが行
われたデータが、メモリ（45）からデータバス（44）に
供給される。このデータバス（44）のデータがDA変換回
路（60）に供給されてアナログ音声信号とされ、この信
号がIO回路（42）を通じて出力端子（61）に取出され
る。 またデジタル信号の入力端子（62）からの信号がデジタ
ルIO回路（63）を通じてデータバス（44）に供給される
と共に、データバス（44）からの信号がIO回路（63）を
通じてデジタル信号の出力端子（64）に取出される。 さらに編集時には、他のビデオテープレコーダ等からの
データが端子（65）を通じて編集制御回路（66）に供給
され、この回路（66）からのデータがデータバス（44）
に供給されると共に、回路（66）で検出された制御信号
が補助バス（67）を通じてメモリ（45）に供給される。 さらに第５図はこの装置の記録再生動作のタイムチャー
トを示す。図中縦線はフィールドの境界である。この図
において、まずＡは記録動作であって、この例えばフィ
ールド

〔０〕の期間にAD変換された信号は、次のフィー
ルド〔１〕の前半でエンコードされ、このフィールド
〔１〕の後半で時間軸圧縮されて読出されて、記録ヘッ
ド（50A）（50B）にて記録される。なお記録は２トラッ
クに分割して行われる。これに対してＢは再生動作であ
って、この例えばフィールド〔−２〕の前半に再生ヘッ
ド（52A）（52B）にて再生された信号は、このフィール
ド〔−２〕の後半から次のフィールド〔−１〕の前半に
かけてデコードされ、さらに次のフィールド

〔０〕の期
間に時間軸伸長され、DA変換されて取出される。 従って上述の装置において、同じフィールド

〔０〕で音
声信号を取出すために、再生ヘッド（52A）（52B）は記
録ヘッド（50A）（50B）に対して３フィールド以上先行
して設けられている。 すなわち第６図は上側から見た回転ドラムを示す。図に
おいて、（71A）（71B）は音声信号の記録ヘッド、（72
A）（72B）は音声信号の記録確認用の再生ヘッド、（73
A）（73B）は音声信号の再生ヘッド、（74A）（74B）は
映像信号が変速再生時用の音声信号の再生ヘッドであ
る。さらに（81）は映像信号の記録再生ヘッド、（82）
は映像信号の変速再生ヘッド、（83）は映像信号の消去
ヘッドである。 ここで音声信号の記録再生用のヘッドは全部で８個、こ
れに対して映像信号用のヘッドは３個であり、合計11個
のヘッドをバランス良く設けることは、特に映像信号用
の記録再生ヘッド（81）と変速再生ヘッド（82）の配置
が例えばSMPTE−Ｃ型フォーマットの規格によって、120
度に定められている場合には不可能である。 そこで図中に示すようにバランス用のダミーヘッド（9
0）が設けられ、合計12個のヘッドが30度ずつの角度割
りで配置される。 すなわち図において、図の３時の位置から反時計回り
に、記録ヘッド（71A）（71B）、消去ヘッド（83）、記
録再生ヘッド（81）ダミーヘッド（90）、再生ヘッド
（72A）（72B）、再生ヘッド（82）、再生ヘッド（73
A）（74A）（73B）（74B）の順に配置される。なおヘッ
ド（72A）（72B）は、ヘッド（71A）（71B）で記録され
た同じトラックをトレースするように、ヘッド（71A）
（71B）に対して1/3トラック分後行する段差を設けら
れ、またヘッド（73A）（73B）は、ヘッド（71A）（71
B）に対して3 1/3トラック分先行する段差を設けられ、
ヘッド（74A）（74B）は、ヘッド（73A）（73B）に対し
て1/3トラック分後行する段差を設けられる。 これによってそれぞれの記録トラックに対して適切なト
ラッキングが行われ、さらにヘッド（81）（82）で記録
再生される映像信号に対しても所定のフィールド分の時
間遅延等を考慮した音声信号の記録再生が行われる。 ところで上述の装置において、記録再生されるPCM信号
は、上述のタイムチャートにも示されるように間欠にバ
ースト状に伝送される。一方PCM信号の処理に当たって
は、いわゆるPLLにて信号中のクロック信号を再生して
処理を行っている。その場合に、上述のように間欠に伝
送される信号にPLLを良好にロックさせるためには、い
わゆるPLLの引込みの時定数を短くする必要がある。と
ころが単純にPLLの時定数を短くすると、今度はPCM信号
中にドロップアウトが発生した場合にロックがはずれ易
くなり、これによってドロップアウトに影響されて好ま
しくない。 そこで従来から、PLLの時定数を長・短２種類設け、信
号のブランク期間は時定数を短くし、PCM信号期間中は
長くすることが提案された。 ところが従来、スイッチを用いて上述の時定数を瞬時に
切換えた場合には、切換時にPLLに衝撃を与え、引込ま
れたロックがはずれてしまうおそれがあることが判明し
た。 〔発明が解決しようとする問題点〕 このように従来の技術では、PLLの時定数を瞬時に切換
えるために、PLLに衝撃を与え、ロックがはずれる等の
悪影響を及ぼすなどの問題点があった。 〔問題点を解決するための手段〕 本発明は、入力データ信号からクロック信号を再生する
ためのPLL（３）と、上記入力データ信号のブランク期
間を検出する検出回路（５）と、上記PLLに接続され、
第１の時定数の値を有し第１のコンデンサ（８）を含む
時定数回路と、FET（６）のソース・ドレイン間抵抗を
介して上記時定数回路の上記第１のコンデンサに並列に
接続した第２のコンデンサ（７）とを備え、上記検出回
路の出力を上記FETのゲートに供給して上記FETをオンと
し、上記第１のコンデンサを短絡することにより上記PL
Lの引き込み時定数を上記第１の値よりも大なる値に制
御することを特徴とするPLLの時定数切換回路である。 〔作用〕 これによれば、切換用のFETに直列にコンデンサが設け
られているので、FETのゲート電圧を検出回路出力の信
号欠如に応じた信号によって制御することにより切換時
の時定数の変化が滑らかになり、PLLに衝撃を与えない
ようにすることができる。 〔実施例〕 第１図において、入力端子（１）に供給されるPCM信号
が、PCM信号の処理回路（２）に供給されると共にPLL
（３）に供給され、このPLL（３）で再生されたクロッ
ク信号が処理回路（２）に供給されて、処理された信号
が出力端子（４）に取出される。また入力端子（１）か
らのPCM信号がブランク期間の検出回路（５）に供給さ
れて、PCM信号が欠落している期間が検出され、この検
出信号がFET（６）のゲートに供給される。そしてこのF
ET（６）のソースが接地され、ドレインがコンデンサ
（７）（８）を通じて接地され、このコンデンサ（７）
（８）の接続中点が抵抗器（９）とコンデンサ（10）及
び抵抗器（11）の並列回路との直列回路を通じて接地さ
れると共に、この抵抗器（９）と並列回路との接続中点
がPLL（３）に接続される。なお図中の数字は各素子の
値を示す。 従ってこの回路において、FET（６）がオフの期間に
は、抵抗器（９）（11）とコンデンサ（８）（10）によ
る時定数回路がPLL（３）に接続され、比較的短い引込
み時定数とされると共に、FET（６）がオンになると、
コンデンサ（８）にFET（６）のソース・ドレイン抵抗
を介してコンデンサ（７）が並列に接続されることにな
り、時定数は略抵抗器（９）（11）とコンデンサ（７）
（10）によって定まる値となって、引き込み時定数がFE
T（６）のオフ期間の場合よりも長くされる。FET（６）
はブランク期間検出回路（５）によって制御される。こ
のブランク期間検出回路（５）は、図示されていない
が、入力のPCM信号によってトリガされ、PCM信号の欠如
期間に応じたパルス幅のパルス信号を出力するリトリガ
ブルモノマルチと、このリトリガブルモノマルチの出力
の積分信号を検出信号として出力する積分回路から構成
されている。従って、入力のPCM信号が欠如するとFET
（６）のゲートは検出信号によって徐々にレベルが変化
するように制御されるので、時定数は比較的緩やかに変
化され、時定数の切換えは滑らかに行われる。 すなわち第２図において、Ａのような入力PCM信号があ
った場合に、ブランク期間検出回路（５）の検出信号は
同図Ｂに示すようになっており、この信号がFET（６）
のゲートに供給されて時定数は同図Ｃに示すように変化
される。これによってPLL（３）はPCM信号期間に引込み
の時定数が長くされ、例えば図中ａに示すようなドロッ
プアウトがあってもロックがはずされるようなことがな
く、またブランク期間には時定数が短くされて次のPCM
信号の到来時に直ちに引込みが行われると共に、これら
の間の時定数の切換えが滑らかに行われる。 こうしてPLLの時定数の切換が行われるわけであるが、
上述の回路によれば切換が滑らかに行われるので、切換
時の衝撃によってPLLにロックはずれ等の悪影響を及ぼ
すおそれがない。 〔発明の効果〕 この発明によれば、PLLの時定数回路にFETのソース・ド
レイン間抵抗を介して並列にコンデンサを設け、信号の
欠如に応じてFETのゲート電圧が徐々に変化するように
制御することによって時定数切換時の時定数の変化を緩
やかにするようにしたので、時定数切換の際にPLLのロ
ックはずれ等の悪影響をなくすことができる。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図〜第６図は従来の技術の説明のための図
である。 （１）は入力端子、（２）は信号処理回路、（３）はPL
L、（４）は出力端子、（５）はブランク期間検出回
路、（６）はFET、（７）（８）（10）はコンデンサ、
（９）（11）は抵抗器である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力データ信号からクロック信号を再生す
   るためのPLLと、 上記入力データ信号のブランク期間を検出する検出回路
   と、 上記PLLに接続され、第１の時定数の値を有し第１のコ
   ンデンサを含む時定数回路と、 FETのソース・ドレイン間抵抗を介して上記時定数回路
   の上記第１のコンデンサに並列に接続した第２のコンデ
   ンサとを備え、 上記検出回路の出力を上記FETのゲートに供給して上記F
   ETをオンとし、上記第１のコンデンサを短絡することに
   より上記PLLの引き込み時定数を上記第１の値よりも大
   なる値に制御することを特徴とするPLLの時定数切換回
   路。