JPS62236236A - Ｐｌｌの時定数切換回路 - Google Patents
Ｐｌｌの時定数切換回路Info
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- JPS62236236A JPS62236236A JP61080845A JP8084586A JPS62236236A JP S62236236 A JPS62236236 A JP S62236236A JP 61080845 A JP61080845 A JP 61080845A JP 8084586 A JP8084586 A JP 8084586A JP S62236236 A JPS62236236 A JP S62236236A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、例えば間欠に伝送されるＰＣＭ信号からクロ
ック信号を抽出するためのＰ Ｌ Ｌに使用して好適な
時定数切換回路に関する。 〔発明の振蜜〕 本発明は、ＰＬＬの時定数切換回路に関し、切換用のＦ
ＥＴに直列にコンデンサを設けることによっ°ζ、切換
時のＰＬＬへの悪影響を除去するものである。 〔従来の技術〕 いわゆるＳＭＰＴＨ−Ｃ型フォーマットのビデオテープ
レコーダにおいては、回転ドラム上に２個のヘッドが設
けられ、このドラムが１フイールドに１回転の割合で回
転されると共に、このドラムの周面の３６０度近くにわ
たって磁気テープが斜めに巻付けられて所定速度で移送
される。そして上述の２個のヘッドの内の一方で映像信
号の映像期間が記録されると共に、このヘッドが磁気テ
ープから離間している期間（同期期間）は他方のヘッド
でその信号が記録されるようになされている。 すなわち第３図はこのようにして記録された磁気テープ
の記録パターンを示す。図において磁気テープはその幅
方向に２分割され、分割された幅・広の部分に上述の一
方のヘッドにて映像期間の信号が斜めのトラックに記録
されると共に、分割された幅狭の部分に他方のヘッドに
て同期期間の信号が斜めのトラックに記録される。なお
これらの部分の間及び磁気テープの両側縁部には、それ
ぞれ固定ヘッドにて記録されるコントロールトラック、
第１、第２及び第３の音声信号トラックが設けられ°ζ
いる。 ところでこのようなフォーマットにおいて、再往信号に
いわゆるタイムベースコレクタを用いると、仮りに同期
期間の信号が欠落しても、映像期間の信号さえ得られれ
ば支障なく正規の映像信号を再生することができる。そ
こで上述のフォーマットにおいて同期期間の信号に代え
てデジタル化されたＰＣＭ音声信号を幅狭の部分の斜め
のトラックに記録することが考えられた。 すなわち上述の従来のフォーマットでは、音声信号は固
定ヘッドでアナログ記録されていたが、このようなアナ
ログ記録では特にダビングを繰り返した場合にその劣化
が著しい。これに対して記録をデジタルで行えば、ダビ
ング時の劣化の問題は解消される。 本願出願人は先にこのような点を考慮したビデオテープ
レコーダを提案（特願昭６０−１８０２５７号）した。 すなわち第４図はそのためのＰＣＭ信号系のブロック図
であって、このブロック図において、入力端子（４１）
に供給されるアナログ音声信号が［０回路（４２）を通
じてＡＤ変換回路（４３）に供給され、デジタルデータ
に変換される。このデータがデータバス（４４）に供給
される。このデータバス（４４）のデータがメモリ （
４５）に供給され°ζ記憶される。 さらにメモリ （４５）に記憶されたデータがデータバ
ス（４６）を通じてエンコーダ（４７）に供給され、所
定のエラー訂正コードの付加、並べ替え等のエンコード
が行われる。そしてメモリ （４５）からのデータが変
調回路（４８）に供給され、変調されたデータによる信
号が記録アンプ（４９）を通じて記録ヘッド（５０）に
供給されて、磁気テープ（５１）の上述の同期トラック
に相当部する幅狭の部分の斜めのトラックに記録される
。 さらに群生時には、テープ（５１）から再生ヘッド（５
２）で再生された信号が再往アンプ（５３）を通じて復
調回路（５４）に供給され、記録されたデジタルデータ
が復闘される。この復調されたデータがデータバス（５
５） （５６）に供給され、このデータバス（５５）
（５６）のデータがメモリ （４５）に供給される
と共に、それぞれ第１、第２のデコーダ（５７） （
５８）に供給゛される。また１１ ｍＭ回路（５４）で
検出されたデータのアドレスがアドレスバス（５９）を
通じてメモリ （４５）に供給される。 そして、所定の並べ替え、エラー訂正等のデコードが行
われたデータが、メモリ（４５）からデータバス（４４
）に供給される。このデータバス（４４）のデータがＤ
Ａ変換回路（６０）に供給されてアナログ音声信号とさ
れ、この信号がＩＯ回路（４２）を通じて出力端子（６
１）に取出される。 またデジタル信号の入力端子（６２）からの信号がデジ
タルＩＯ回路（６３）を通じてデータバス（４４）に供
給されると共に、データバス（４４） カらの信号が１
０回路（６３）を通じてデジタル信号の出力端子（６４
）に取出される。 さらに編集時には、他のビデオテープレコーダ等からの
データが端子（６５）を通じて編集制御回路（６６）に
供給され、この回路（６６）からのデータがデータバス
（４４）に供給されると共に、回路（６６）で検出され
た制御信号が補助バス（６７）を通じてメモリ （４５
）に供給される。 さらに第５図はこの装置の記録再生動作のタイムチャー
トを示す０図中縦線はフィールドの境界である。この図
において、まずＡは記録動作であって、この例えばフィ
ールド
ック信号を抽出するためのＰ Ｌ Ｌに使用して好適な
時定数切換回路に関する。 〔発明の振蜜〕 本発明は、ＰＬＬの時定数切換回路に関し、切換用のＦ
ＥＴに直列にコンデンサを設けることによっ°ζ、切換
時のＰＬＬへの悪影響を除去するものである。 〔従来の技術〕 いわゆるＳＭＰＴＨ−Ｃ型フォーマットのビデオテープ
レコーダにおいては、回転ドラム上に２個のヘッドが設
けられ、このドラムが１フイールドに１回転の割合で回
転されると共に、このドラムの周面の３６０度近くにわ
たって磁気テープが斜めに巻付けられて所定速度で移送
される。そして上述の２個のヘッドの内の一方で映像信
号の映像期間が記録されると共に、このヘッドが磁気テ
ープから離間している期間（同期期間）は他方のヘッド
でその信号が記録されるようになされている。 すなわち第３図はこのようにして記録された磁気テープ
の記録パターンを示す。図において磁気テープはその幅
方向に２分割され、分割された幅・広の部分に上述の一
方のヘッドにて映像期間の信号が斜めのトラックに記録
されると共に、分割された幅狭の部分に他方のヘッドに
て同期期間の信号が斜めのトラックに記録される。なお
これらの部分の間及び磁気テープの両側縁部には、それ
ぞれ固定ヘッドにて記録されるコントロールトラック、
第１、第２及び第３の音声信号トラックが設けられ°ζ
いる。 ところでこのようなフォーマットにおいて、再往信号に
いわゆるタイムベースコレクタを用いると、仮りに同期
期間の信号が欠落しても、映像期間の信号さえ得られれ
ば支障なく正規の映像信号を再生することができる。そ
こで上述のフォーマットにおいて同期期間の信号に代え
てデジタル化されたＰＣＭ音声信号を幅狭の部分の斜め
のトラックに記録することが考えられた。 すなわち上述の従来のフォーマットでは、音声信号は固
定ヘッドでアナログ記録されていたが、このようなアナ
ログ記録では特にダビングを繰り返した場合にその劣化
が著しい。これに対して記録をデジタルで行えば、ダビ
ング時の劣化の問題は解消される。 本願出願人は先にこのような点を考慮したビデオテープ
レコーダを提案（特願昭６０−１８０２５７号）した。 すなわち第４図はそのためのＰＣＭ信号系のブロック図
であって、このブロック図において、入力端子（４１）
に供給されるアナログ音声信号が［０回路（４２）を通
じてＡＤ変換回路（４３）に供給され、デジタルデータ
に変換される。このデータがデータバス（４４）に供給
される。このデータバス（４４）のデータがメモリ （
４５）に供給され°ζ記憶される。 さらにメモリ （４５）に記憶されたデータがデータバ
ス（４６）を通じてエンコーダ（４７）に供給され、所
定のエラー訂正コードの付加、並べ替え等のエンコード
が行われる。そしてメモリ （４５）からのデータが変
調回路（４８）に供給され、変調されたデータによる信
号が記録アンプ（４９）を通じて記録ヘッド（５０）に
供給されて、磁気テープ（５１）の上述の同期トラック
に相当部する幅狭の部分の斜めのトラックに記録される
。 さらに群生時には、テープ（５１）から再生ヘッド（５
２）で再生された信号が再往アンプ（５３）を通じて復
調回路（５４）に供給され、記録されたデジタルデータ
が復闘される。この復調されたデータがデータバス（５
５） （５６）に供給され、このデータバス（５５）
（５６）のデータがメモリ （４５）に供給される
と共に、それぞれ第１、第２のデコーダ（５７） （
５８）に供給゛される。また１１ ｍＭ回路（５４）で
検出されたデータのアドレスがアドレスバス（５９）を
通じてメモリ （４５）に供給される。 そして、所定の並べ替え、エラー訂正等のデコードが行
われたデータが、メモリ（４５）からデータバス（４４
）に供給される。このデータバス（４４）のデータがＤ
Ａ変換回路（６０）に供給されてアナログ音声信号とさ
れ、この信号がＩＯ回路（４２）を通じて出力端子（６
１）に取出される。 またデジタル信号の入力端子（６２）からの信号がデジ
タルＩＯ回路（６３）を通じてデータバス（４４）に供
給されると共に、データバス（４４） カらの信号が１
０回路（６３）を通じてデジタル信号の出力端子（６４
）に取出される。 さらに編集時には、他のビデオテープレコーダ等からの
データが端子（６５）を通じて編集制御回路（６６）に
供給され、この回路（６６）からのデータがデータバス
（４４）に供給されると共に、回路（６６）で検出され
た制御信号が補助バス（６７）を通じてメモリ （４５
）に供給される。 さらに第５図はこの装置の記録再生動作のタイムチャー
トを示す０図中縦線はフィールドの境界である。この図
において、まずＡは記録動作であって、この例えばフィ
ールド
〔０〕の期間にＡＤ変換された信号は、次のフィ
ールド（１）の前半でエンコードされ、このフィールド
〔１〕の後半で時間軸圧縮されて読出され°ζ、記録ヘ
ッド（５０Ａ ）（５０Ｂ ） ４ｚで記録される。な
お記録は２トラツクに分割して行われる。これに対して
Ｂは再生動作であって、この例えばフィールド〔−２〕
の前半に再生ヘッド（５２＾）（５２１にて再生された
信号は、このフィールド〔−２〕の後半から次のフイー
ルド〔−１〕の前半にかけてデコードされ、さらに次の
フィールド（０）の期間に時間軸伸長され、ＤＡ変換さ
れ°ζ取出される・ 従って上述の装置において、同じフィールド
ールド（１）の前半でエンコードされ、このフィールド
〔１〕の後半で時間軸圧縮されて読出され°ζ、記録ヘ
ッド（５０Ａ ）（５０Ｂ ） ４ｚで記録される。な
お記録は２トラツクに分割して行われる。これに対して
Ｂは再生動作であって、この例えばフィールド〔−２〕
の前半に再生ヘッド（５２＾）（５２１にて再生された
信号は、このフィールド〔−２〕の後半から次のフイー
ルド〔−１〕の前半にかけてデコードされ、さらに次の
フィールド（０）の期間に時間軸伸長され、ＤＡ変換さ
れ°ζ取出される・ 従って上述の装置において、同じフィールド
〔０〕で音
声信号を取出すために、再生ヘッド（５２＾）（５２Ｂ
）は記録ヘッド（５〇八）（５０Ｂ）に対して３フイ一
ルド以上先行して設けられている。 すなわち第６図は上側から見た回転ドラムを示す。図に
おいて、（７１＾） （７１Ｂ）は音声信号の記録ヘ
ッド、（７２Ａ ） （７２Ｂ ）は音声信号の記録
確認用の再生ヘッド、（７３＾）（７３Ｂ）は音声信号
の再生ヘッド、（７４Ａ） （７４Ｂ）は映像信号が
変速再生時用の音声信号の再生ヘッドである。さらに（
８１）は映像信号の記録再生ヘッド、（８２）は映像信
号の変速再生ヘッド、（８３）は映像信号の消去ヘッド
である。 ここで音声信号の記録再生用のヘッドは全部で８（１１
ｄ、これに対して映像信号用のヘッドは３個であり、合
計１１（ｌｉｄのヘッドをバランス良く設けることは、
特に映像信号用の記録再生ヘッド（８１）と変速再生ヘ
ッド（８２）の配置が例えばＳＭＰＴｔ！ −Ｃ型フォ
ーマツ１−の規格によって１２０度に定められている場
合には不可能である。 そこで図中に示すようにバランス用のダミーヘッド（９
０）が設けられ、合計１２個のヘッドが３０度ずつの角
度割りで配置される。 すなわち図において、図の３時の位置から反時計回りに
、記録ヘッド（７１Ａ ） （７１Ｂ ） 、消去ヘ
ッド（’８３） 、記録再生ヘッド（８１）ダミーヘッ
ド（９０）、再生ヘッド（７２Ａ ） （７２Ｂ ）
、再生ヘッド（８２）、再生ヘッド（７３八）（７４
八）（７３Ｂ）（７４Ｂ）の順に配置される。なおヘッ
ド（７２＾）（７２Ｂ ）は、ヘッド（７１＾） （
７１Ｂ）で記録された同じトラックをトレースするよう
に、ヘッド（７１Ａ ） （７１Ｂ ）に対して一ト
ラック分後行する段差を設けられ、またヘッド（７３Ａ
） （７３Ｂ ）は、■ ヘッド（７１＾） （７１Ｂ）に対して３−トラック
分先行する段差を設けられ、ヘッド（７４＾）（７４Ｂ
）は、ヘッド（７３八）（７３Ｂ）に対して一トラック
分後行する段差を設けられる。 これによってそれぞれの記録トラックに対して適切なト
ラッキングが行われ、さらにヘッド（８１）（８２）で
記録再生される映像信号に対しても所定のフィールド分
の時間遅延等を考慮した音声信号の記録再生が行われる
。 ところで上述の装置において、記録再生されるＰＣＭ信
号は、上述のタイムチャートにも示されるように間欠に
バースト状に伝送される。一方ＰＣＭ信号の処理に当た
っては、いわゆるＰＬＬにて信号中のクロック信号を再
生して処理を行っている。その場合に、上述のように間
欠に伝送される信号にＰＬＩ、を良好にロックさせるた
めには、いわゆるＰＬＬの引込みの時定数を短くする必
要がある。ところが単純にＰＬＬの時定数を短くすると
、今度はＰＣＭ信号中にドロップアウトが発注した場合
にロックがはずれ易くなり、これによってドロップアウ
トが拡大されて好ましくない。 そこで従来から、ＰＬＬの時定数を長・短２種類設け、
信号のブランク期間は時定数を短くし、ＰＣＭ信号期間
中は長くすることが提案された。 ところが従来、スイッチを用いて上述の時定数を瞬時に
切換えた場合には、切換時にＰＬＬに衝撃を与え、引込
まれたロックがはずれてしまうおそれがあることが判明
した。 〔発明が解決しようとする問題点〕 このように従来の技術では、ＰＬＬの時定数を瞬時に切
換えるために、ＰＬＬに衝撃を与え、ロックがはずれる
等の悪影響を及ばずなどの問題点があった。 （問題点を解決するための手段〕 本発明は、引込みの時定数が切換可能なＰＬＬ（３］と
、入力信号のブランク期間を検出する回路（５）とを有
し、上記ブランク期間の検出出力をＦＥＴ（６）のゲー
トに供給し、ごのＦＥＴのソースドレインに直列にコン
デンサ（７）を設け、このコンデンサを介して上記引込
みの時定数の切換を制御するようにしたＰＬＬの時定数
切換回路である。 〔作用〕 これによれば、切換用のＦＥＴに直列にコンデンサが設
けられているので、切換時の時定数の変化が滑らかにな
り、ＰＬＬにｆｉ撃を与えないようにすることができる
。 〔実施例〕 第１図において、入力端子（１１に供給されるＰＣＭ信
号が、ＰＣＭ信号の処理回路（２）に供給されると共に
ＰＩ、Ｌ（３）に供給され、このＰＬＩ、（３）で再生
されたクロック信号が処理回路（２）に供給されて、処
理された信号が出力端子（４）に取出される。また入力
端子（１１からのＰＣＭ信号がブランク期間の検出回路
（５）に供給され°ζ、ＰＣＭ信号が欠落している期間
が検出され、この検出信号がＦ Ｅ Ｔ １６）のゲー
トに供給される。そしてこのＦ Ｅ Ｔ （６１のソー
スが接地され、ドレインがコンデンサ（７１（８１を通
じて接地され、このコンデンサ＋７１ ［８１の接続中
点が抵抗器（９）とコンデンサ（１０）及び抵抗器（工
１）の並列回路との直列回路を通じて接地されると共に
、この抵抗器（９）と並列回路との接続中点がＰ Ｌ
Ｌ （３１に接続される。なお図中の数字は各素子の値
を示す。 従ってこの回路におい”ζ、Ｆ Ｅ Ｔ （（ｉｌがオ
フの期間には、抵抗器（９１（１１）とコンデンサ＋８
１（１０）による時定数回路がＰ Ｌ Ｌ （３１に接
続され、比較的長い引込み時定数とされると共に、Ｆ
Ｅ Ｔ （６）がオンになると、コンデンサ（８）の両
端間が短絡され、時定数は略抵抗器（１１）とコンデン
サ（１０）のみとなって、引込み時定数が短くされる。 そし°ζこの場合に、Ｆ Ｅ’ｒ （６）には直列にコ
ンデンサ（７）が設けられており、ここでコンデンサ（
７）は例えばｌμＦと容量値が大きいので、時定数は比
較的緩やかに変化され、時定数の切換えは滑らかに行わ
れる。 すなわち第２図において、Ａのような人力ＰＣＭ信号が
あった場合に、ブランク期間検出回路（５）の検出信号
は同図Ｂに示ずようになっ′ζおり、この信号がＦ Ｅ
Ｔ （６１のゲートに供給されて時定数は同図Ｃに示
すように変化される。これによってＰＬＬ（３）はＰＣ
Ｍ信号期間に引込みの時定数が長くされ、例えば図中ａ
に示すようなドロップアウトがあってもロックがはずさ
れるようなことがなく、またブランク期間には時定数が
短くされて次のＰＣＭ信号の到来時に直ちに引込みが行
われると共に、これらの間の時定数の切換えが滑らかに
行われる。 こうしてＰＬＬの時定数の切換が行われるわけであるが
、上述の回路によれば切換が滑らかに行われるので、切
換時の衝撃によってＰ Ｌ Ｌにロックはずれ等の恋影
響を及ばずおそれがない。 〔発明の効果〕 この発明によれば、切換用のＦＥＴに直列にコンデンサ
が設けられているので、切換時の時定数の変化が洒らか
になり、Ｐ ｔ、 Ｌに衝撃を与えないようにすること
ができるようになった。
声信号を取出すために、再生ヘッド（５２＾）（５２Ｂ
）は記録ヘッド（５〇八）（５０Ｂ）に対して３フイ一
ルド以上先行して設けられている。 すなわち第６図は上側から見た回転ドラムを示す。図に
おいて、（７１＾） （７１Ｂ）は音声信号の記録ヘ
ッド、（７２Ａ ） （７２Ｂ ）は音声信号の記録
確認用の再生ヘッド、（７３＾）（７３Ｂ）は音声信号
の再生ヘッド、（７４Ａ） （７４Ｂ）は映像信号が
変速再生時用の音声信号の再生ヘッドである。さらに（
８１）は映像信号の記録再生ヘッド、（８２）は映像信
号の変速再生ヘッド、（８３）は映像信号の消去ヘッド
である。 ここで音声信号の記録再生用のヘッドは全部で８（１１
ｄ、これに対して映像信号用のヘッドは３個であり、合
計１１（ｌｉｄのヘッドをバランス良く設けることは、
特に映像信号用の記録再生ヘッド（８１）と変速再生ヘ
ッド（８２）の配置が例えばＳＭＰＴｔ！ −Ｃ型フォ
ーマツ１−の規格によって１２０度に定められている場
合には不可能である。 そこで図中に示すようにバランス用のダミーヘッド（９
０）が設けられ、合計１２個のヘッドが３０度ずつの角
度割りで配置される。 すなわち図において、図の３時の位置から反時計回りに
、記録ヘッド（７１Ａ ） （７１Ｂ ） 、消去ヘ
ッド（’８３） 、記録再生ヘッド（８１）ダミーヘッ
ド（９０）、再生ヘッド（７２Ａ ） （７２Ｂ ）
、再生ヘッド（８２）、再生ヘッド（７３八）（７４
八）（７３Ｂ）（７４Ｂ）の順に配置される。なおヘッ
ド（７２＾）（７２Ｂ ）は、ヘッド（７１＾） （
７１Ｂ）で記録された同じトラックをトレースするよう
に、ヘッド（７１Ａ ） （７１Ｂ ）に対して一ト
ラック分後行する段差を設けられ、またヘッド（７３Ａ
） （７３Ｂ ）は、■ ヘッド（７１＾） （７１Ｂ）に対して３−トラック
分先行する段差を設けられ、ヘッド（７４＾）（７４Ｂ
）は、ヘッド（７３八）（７３Ｂ）に対して一トラック
分後行する段差を設けられる。 これによってそれぞれの記録トラックに対して適切なト
ラッキングが行われ、さらにヘッド（８１）（８２）で
記録再生される映像信号に対しても所定のフィールド分
の時間遅延等を考慮した音声信号の記録再生が行われる
。 ところで上述の装置において、記録再生されるＰＣＭ信
号は、上述のタイムチャートにも示されるように間欠に
バースト状に伝送される。一方ＰＣＭ信号の処理に当た
っては、いわゆるＰＬＬにて信号中のクロック信号を再
生して処理を行っている。その場合に、上述のように間
欠に伝送される信号にＰＬＩ、を良好にロックさせるた
めには、いわゆるＰＬＬの引込みの時定数を短くする必
要がある。ところが単純にＰＬＬの時定数を短くすると
、今度はＰＣＭ信号中にドロップアウトが発注した場合
にロックがはずれ易くなり、これによってドロップアウ
トが拡大されて好ましくない。 そこで従来から、ＰＬＬの時定数を長・短２種類設け、
信号のブランク期間は時定数を短くし、ＰＣＭ信号期間
中は長くすることが提案された。 ところが従来、スイッチを用いて上述の時定数を瞬時に
切換えた場合には、切換時にＰＬＬに衝撃を与え、引込
まれたロックがはずれてしまうおそれがあることが判明
した。 〔発明が解決しようとする問題点〕 このように従来の技術では、ＰＬＬの時定数を瞬時に切
換えるために、ＰＬＬに衝撃を与え、ロックがはずれる
等の悪影響を及ばずなどの問題点があった。 （問題点を解決するための手段〕 本発明は、引込みの時定数が切換可能なＰＬＬ（３］と
、入力信号のブランク期間を検出する回路（５）とを有
し、上記ブランク期間の検出出力をＦＥＴ（６）のゲー
トに供給し、ごのＦＥＴのソースドレインに直列にコン
デンサ（７）を設け、このコンデンサを介して上記引込
みの時定数の切換を制御するようにしたＰＬＬの時定数
切換回路である。 〔作用〕 これによれば、切換用のＦＥＴに直列にコンデンサが設
けられているので、切換時の時定数の変化が滑らかにな
り、ＰＬＬにｆｉ撃を与えないようにすることができる
。 〔実施例〕 第１図において、入力端子（１１に供給されるＰＣＭ信
号が、ＰＣＭ信号の処理回路（２）に供給されると共に
ＰＩ、Ｌ（３）に供給され、このＰＬＩ、（３）で再生
されたクロック信号が処理回路（２）に供給されて、処
理された信号が出力端子（４）に取出される。また入力
端子（１１からのＰＣＭ信号がブランク期間の検出回路
（５）に供給され°ζ、ＰＣＭ信号が欠落している期間
が検出され、この検出信号がＦ Ｅ Ｔ １６）のゲー
トに供給される。そしてこのＦ Ｅ Ｔ （６１のソー
スが接地され、ドレインがコンデンサ（７１（８１を通
じて接地され、このコンデンサ＋７１ ［８１の接続中
点が抵抗器（９）とコンデンサ（１０）及び抵抗器（工
１）の並列回路との直列回路を通じて接地されると共に
、この抵抗器（９）と並列回路との接続中点がＰ Ｌ
Ｌ （３１に接続される。なお図中の数字は各素子の値
を示す。 従ってこの回路におい”ζ、Ｆ Ｅ Ｔ （（ｉｌがオ
フの期間には、抵抗器（９１（１１）とコンデンサ＋８
１（１０）による時定数回路がＰ Ｌ Ｌ （３１に接
続され、比較的長い引込み時定数とされると共に、Ｆ
Ｅ Ｔ （６）がオンになると、コンデンサ（８）の両
端間が短絡され、時定数は略抵抗器（１１）とコンデン
サ（１０）のみとなって、引込み時定数が短くされる。 そし°ζこの場合に、Ｆ Ｅ’ｒ （６）には直列にコ
ンデンサ（７）が設けられており、ここでコンデンサ（
７）は例えばｌμＦと容量値が大きいので、時定数は比
較的緩やかに変化され、時定数の切換えは滑らかに行わ
れる。 すなわち第２図において、Ａのような人力ＰＣＭ信号が
あった場合に、ブランク期間検出回路（５）の検出信号
は同図Ｂに示ずようになっ′ζおり、この信号がＦ Ｅ
Ｔ （６１のゲートに供給されて時定数は同図Ｃに示
すように変化される。これによってＰＬＬ（３）はＰＣ
Ｍ信号期間に引込みの時定数が長くされ、例えば図中ａ
に示すようなドロップアウトがあってもロックがはずさ
れるようなことがなく、またブランク期間には時定数が
短くされて次のＰＣＭ信号の到来時に直ちに引込みが行
われると共に、これらの間の時定数の切換えが滑らかに
行われる。 こうしてＰＬＬの時定数の切換が行われるわけであるが
、上述の回路によれば切換が滑らかに行われるので、切
換時の衝撃によってＰ Ｌ Ｌにロックはずれ等の恋影
響を及ばずおそれがない。 〔発明の効果〕 この発明によれば、切換用のＦＥＴに直列にコンデンサ
が設けられているので、切換時の時定数の変化が洒らか
になり、Ｐ ｔ、 Ｌに衝撃を与えないようにすること
ができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図〜第６図は従来の技術の説明のための図
である。 （１）は入力端子、（２）は信号処理回路、（３）はＰ
ＬＬ、（４）は出力端子、（５）はブランク期間検出回
路、（６）はＦ Ｅ ’ｒ 、 （７０８） （１０）
は二１ンデンサ、（’＋１（ＩＩ）は抵抗器である。
めの図、第３図〜第６図は従来の技術の説明のための図
である。 （１）は入力端子、（２）は信号処理回路、（３）はＰ
ＬＬ、（４）は出力端子、（５）はブランク期間検出回
路、（６）はＦ Ｅ ’ｒ 、 （７０８） （１０）
は二１ンデンサ、（’＋１（ＩＩ）は抵抗器である。
Claims (1)
- 【特許請求の範囲】 引込みの時定数が切換可能なＰＬＬと、 入力信号のブランク期間を検出する回路とを有し、 上記ブランク期間の検出出力をＦＥＴのゲートに供給し
、 このＦＥＴのソースドレインに直列にコンデンサを設け
、 このコンデンサを介して上記引込みの時定数の切換を制
御するようにしたＰＬＬの時定数切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080845A JPH07112185B2 (ja) | 1986-04-08 | 1986-04-08 | Ｐｌｌの時定数切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080845A JPH07112185B2 (ja) | 1986-04-08 | 1986-04-08 | Ｐｌｌの時定数切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236236A true JPS62236236A (ja) | 1987-10-16 |
| JPH07112185B2 JPH07112185B2 (ja) | 1995-11-29 |
Family
ID=13729686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080845A Expired - Fee Related JPH07112185B2 (ja) | 1986-04-08 | 1986-04-08 | Ｐｌｌの時定数切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112185B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
-
1986
- 1986-04-08 JP JP61080845A patent/JPH07112185B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112185B2 (ja) | 1995-11-29 |
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