JPH07119773B2 - トリガ回路 - Google Patents
トリガ回路Info
- Publication number
- JPH07119773B2 JPH07119773B2 JP29842391A JP29842391A JPH07119773B2 JP H07119773 B2 JPH07119773 B2 JP H07119773B2 JP 29842391 A JP29842391 A JP 29842391A JP 29842391 A JP29842391 A JP 29842391A JP H07119773 B2 JPH07119773 B2 JP H07119773B2
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- JP
- Japan
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- digital
- signal
- data
- output
- trigger
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- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデジタル・オシロスコー
プ等に使用するトリガ回路に関し、特に、複数のトリガ
条件を任意に設定可能なトリガ回路に関する。
プ等に使用するトリガ回路に関し、特に、複数のトリガ
条件を任意に設定可能なトリガ回路に関する。
【０００２】
【従来の技術】デジタル・オシロスコープ等の電気信号
を測定する装置では、入力信号の選択した事象を測定す
るためには、その事象が発生した時点でトリガをかける
必要がある。従来、複数の事象に基づいてトリガを設定
するためには、それと同数のトリガ検出手段、遅延回路
及びロジック回路とからなる回路を用い、所定条件を満
たすとトリガがかかるようになっていた。このような従
来のトリガ回路は、特開昭６３−１６９５６８号、特開
平３−７２２６９号及び特開平３−７３８６４号公報に
記載されている。
を測定する装置では、入力信号の選択した事象を測定す
るためには、その事象が発生した時点でトリガをかける
必要がある。従来、複数の事象に基づいてトリガを設定
するためには、それと同数のトリガ検出手段、遅延回路
及びロジック回路とからなる回路を用い、所定条件を満
たすとトリガがかかるようになっていた。このような従
来のトリガ回路は、特開昭６３−１６９５６８号、特開
平３−７２２６９号及び特開平３−７３８６４号公報に
記載されている。
【０００３】
【発明が解決しようとする課題】従来は回路構成上、あ
る限られたトリガ条件のみ設定可能であったり、複雑な
トリガ条件の設定が困難であった。そこで、本発明の目
的は、構成が簡単なトリガ回路を提供することである。
本発明の他の目的は、トリガ条件を多種類設定可能で、
変更も容易なトリガ回路を提供することである。
る限られたトリガ条件のみ設定可能であったり、複雑な
トリガ条件の設定が困難であった。そこで、本発明の目
的は、構成が簡単なトリガ回路を提供することである。
本発明の他の目的は、トリガ条件を多種類設定可能で、
変更も容易なトリガ回路を提供することである。
【０００４】
【課題を解決するための手段】本発明のトリガ回路は、
アナログ入力信号をデジタル信号に変換するアナログ・
デジタル変換器と、入力信号の傾斜方向を表すデジタル
信号を出力する検出手段と、デジタル・メモリとして複
数のアドレス端子及び複数のデータ出力端子を有するＲ
ＡＭ（ランダム・アクセス・メモリ）とを具える。アナ
ログ・デジタル変換器は、一般に１０ビット程度の分解
能を有し、電圧レベル判定に必要な精度だけの上位ビッ
トをＲＡＭに供給する。さらに、ＲＡＭの第１データ出
力端子からの出力データを所望時間だけ遅延して、上記
ＲＡＭの第３アドレス端子に供給するタイマ（遅延手
段）と、ＲＡＭの第２データ出力端子からの出力データ
を所望時間だけラッチして、上記ＲＡＭの第４アドレス
端子に供給するフリップ・フロップ（ラッチ手段）とを
具え、ＲＡＭ（デジタル・メモリ）に所望トリガ条件に
対応するデジタル・データを蓄積し、上記アナログ入力
信号が上記所望トリガ条件に一致したときに、上記ＲＡ
Ｍの第３データ出力信号に出力データをトリガ信号とし
て発生することを特徴とする。
アナログ入力信号をデジタル信号に変換するアナログ・
デジタル変換器と、入力信号の傾斜方向を表すデジタル
信号を出力する検出手段と、デジタル・メモリとして複
数のアドレス端子及び複数のデータ出力端子を有するＲ
ＡＭ（ランダム・アクセス・メモリ）とを具える。アナ
ログ・デジタル変換器は、一般に１０ビット程度の分解
能を有し、電圧レベル判定に必要な精度だけの上位ビッ
トをＲＡＭに供給する。さらに、ＲＡＭの第１データ出
力端子からの出力データを所望時間だけ遅延して、上記
ＲＡＭの第３アドレス端子に供給するタイマ（遅延手
段）と、ＲＡＭの第２データ出力端子からの出力データ
を所望時間だけラッチして、上記ＲＡＭの第４アドレス
端子に供給するフリップ・フロップ（ラッチ手段）とを
具え、ＲＡＭ（デジタル・メモリ）に所望トリガ条件に
対応するデジタル・データを蓄積し、上記アナログ入力
信号が上記所望トリガ条件に一致したときに、上記ＲＡ
Ｍの第３データ出力信号に出力データをトリガ信号とし
て発生することを特徴とする。
【０００５】
【実施例】図１は本発明の好適実施例を示している。図
示せずも、ＲＡＭ（ランダム・アクセス・メモリ）１６
のアドレス入力端子とデータ出力端子は、制御手段であ
るマイクロ・プロセッサにアドレス・バス及びデータ・
バスで接続され、任意にその内容を書き換えることがで
きる。また、図中のクロックはすべて同期している。ア
ナログ・デジタル（Ａ／Ｄ）変換器１２は、一般的には
１０ビット程度の分解能を有し、入力端子１０からの入
力信号をデジタル信号に変換する。ＲＡＭ１６はその入
力アドレス端子に、入力信号の電圧レベル判定に必要な
精度だけの上位ビットをＡ／Ｄ変換器１２から受ける。
入力端子１０からの入力信号のスロープ（傾斜）をトリ
ガ条件の１つとするために傾斜検出回路１４がある。こ
れは、スロープが正のときは論理レベル”１”、負のと
きは論理レベル”０”をラッチし、スロープ信号として
ＲＡＭ１６のアドレス入力端子Ａ３に供給する。なお、
ＲＡＭのデータ出力端子は、データ入力端子と兼用でも
良い。
示せずも、ＲＡＭ（ランダム・アクセス・メモリ）１６
のアドレス入力端子とデータ出力端子は、制御手段であ
るマイクロ・プロセッサにアドレス・バス及びデータ・
バスで接続され、任意にその内容を書き換えることがで
きる。また、図中のクロックはすべて同期している。ア
ナログ・デジタル（Ａ／Ｄ）変換器１２は、一般的には
１０ビット程度の分解能を有し、入力端子１０からの入
力信号をデジタル信号に変換する。ＲＡＭ１６はその入
力アドレス端子に、入力信号の電圧レベル判定に必要な
精度だけの上位ビットをＡ／Ｄ変換器１２から受ける。
入力端子１０からの入力信号のスロープ（傾斜）をトリ
ガ条件の１つとするために傾斜検出回路１４がある。こ
れは、スロープが正のときは論理レベル”１”、負のと
きは論理レベル”０”をラッチし、スロープ信号として
ＲＡＭ１６のアドレス入力端子Ａ３に供給する。なお、
ＲＡＭのデータ出力端子は、データ入力端子と兼用でも
良い。
【０００６】ＲＳフリップ・フロップ（ラッチ手段）１
８は、ＲＡＭ１６のデータ出力端子Ｄ５及びＤ４からの
セットＦ信号及びリセットＦ信号を受けてフラグ信号を
セット及びリセットする。第１タイマ（第１遅延手段）
２０は、データ出力端子Ｄ３からのスタート１信号を受
けるとクロックのカウントを始め、任意に設定可能な設
定時間だけカウンタするとストップ１信号を出力する。
ただし、データ出力端子Ｄ２からのリセット１信号を受
けると、第１タイマ２０はリセットされる。第２タイマ
（第２遅延手段）２２も同様に動作する。
８は、ＲＡＭ１６のデータ出力端子Ｄ５及びＤ４からの
セットＦ信号及びリセットＦ信号を受けてフラグ信号を
セット及びリセットする。第１タイマ（第１遅延手段）
２０は、データ出力端子Ｄ３からのスタート１信号を受
けるとクロックのカウントを始め、任意に設定可能な設
定時間だけカウンタするとストップ１信号を出力する。
ただし、データ出力端子Ｄ２からのリセット１信号を受
けると、第１タイマ２０はリセットされる。第２タイマ
（第２遅延手段）２２も同様に動作する。
【０００７】本発明の装置の実際の動作例を、図２に示
すアナログ入力信号が来たとして説明する。第１実施例
として、事象Ｅ１は電圧Ｖ１でスロープが正とし、事象
Ｅ２は電圧Ｖ２でスロープが正としたときに、事象Ｅ１
の次に来る事象Ｅ２でトリガをかけるというトリガ条件
を考える。図３は、この条件を満たすステート・マップ
である。また、この場合アドレス・バス及びデータ・バ
スを介して、マイクロ・プロセッサはＲＡＭ１４に表１
のようなデータを記憶している。（以下の表１から３に
示していないアドレス入力とデータ出力の関係について
は、アドレス入力の値に関わらずデータ出力の値を”
０”とする。また、表中の”・”は任意の値であること
を示す。）
すアナログ入力信号が来たとして説明する。第１実施例
として、事象Ｅ１は電圧Ｖ１でスロープが正とし、事象
Ｅ２は電圧Ｖ２でスロープが正としたときに、事象Ｅ１
の次に来る事象Ｅ２でトリガをかけるというトリガ条件
を考える。図３は、この条件を満たすステート・マップ
である。また、この場合アドレス・バス及びデータ・バ
スを介して、マイクロ・プロセッサはＲＡＭ１４に表１
のようなデータを記憶している。（以下の表１から３に
示していないアドレス入力とデータ出力の関係について
は、アドレス入力の値に関わらずデータ出力の値を”
０”とする。また、表中の”・”は任意の値であること
を示す。）
【表１】
【０００８】電圧Ｖ１はデジタル信号で示すと、ＭＳＢ
が”１”、次の桁が”０”であるとし、電圧Ｖ２は同じ
く、ＭＳＢが”０”、次の桁が”１”であるとする。精
度を上げる必要があれば、それぞれ更にその次の桁まで
用いれば良い。信号入力が開始されると事象Ｅ１待ちの
状態になる。時点Ｔ１でＲＡＭ１６のアドレス入力端子
Ａ６が”１”、Ａ５が”０”を受ければ、入力信号がＶ
１に達したとわかり、このとき同時に、スロープ信号を
受けるアドレス入力端子Ａ３が”１”であれば入力信号
のスロープが正であるから、事象Ｅ１が発生したとわか
る。すると、データ出力端子Ｄ５が”１”となり、ＲＳ
フリップ・フロップ１８にフラグ信号として”１”がラ
ッチされるので、ＲＡＭ１６のアドレス端子Ａ２が”
１”となり、事象Ｅ２待ち状態になる。この事象Ｅ２待
ち状態で、時点Ｔ２において入力信号が電圧Ｖ２でスロ
ープが正になると、つまり、ＲＡＭ１６のアドレス端子
Ａ６が”０”、Ａ５が”１”、Ａ３が”１”となり、次
のクロックがＲＡＭ１６に入力されると、データ出力端
子Ｄ６からトリガ信号が出力される。同時に、ＲＳフリ
ップ・フロップ１８のフラグ信号をリセットするリセッ
トＦ信号が出力される。これによって、再びＥ１待ち状
態となる。
が”１”、次の桁が”０”であるとし、電圧Ｖ２は同じ
く、ＭＳＢが”０”、次の桁が”１”であるとする。精
度を上げる必要があれば、それぞれ更にその次の桁まで
用いれば良い。信号入力が開始されると事象Ｅ１待ちの
状態になる。時点Ｔ１でＲＡＭ１６のアドレス入力端子
Ａ６が”１”、Ａ５が”０”を受ければ、入力信号がＶ
１に達したとわかり、このとき同時に、スロープ信号を
受けるアドレス入力端子Ａ３が”１”であれば入力信号
のスロープが正であるから、事象Ｅ１が発生したとわか
る。すると、データ出力端子Ｄ５が”１”となり、ＲＳ
フリップ・フロップ１８にフラグ信号として”１”がラ
ッチされるので、ＲＡＭ１６のアドレス端子Ａ２が”
１”となり、事象Ｅ２待ち状態になる。この事象Ｅ２待
ち状態で、時点Ｔ２において入力信号が電圧Ｖ２でスロ
ープが正になると、つまり、ＲＡＭ１６のアドレス端子
Ａ６が”０”、Ａ５が”１”、Ａ３が”１”となり、次
のクロックがＲＡＭ１６に入力されると、データ出力端
子Ｄ６からトリガ信号が出力される。同時に、ＲＳフリ
ップ・フロップ１８のフラグ信号をリセットするリセッ
トＦ信号が出力される。これによって、再びＥ１待ち状
態となる。
【０００９】図４は、第２実施例を示すステート・マッ
プである。これは、事象Ｅ１が起こった時点から任意に
設定可能な時間ｔ１から時間ｔ１＋ｔ２の間に、電圧Ｖ
２でスロープが負である事象Ｅ３が発生することをトリ
ガ条件としている。よって、トリガ信号は、図２に示す
ように時点Ｔ４で発生する。この場合、マイクロ・プロ
セッサはＲＡＭ１４の記憶内容を表２のようにする。
プである。これは、事象Ｅ１が起こった時点から任意に
設定可能な時間ｔ１から時間ｔ１＋ｔ２の間に、電圧Ｖ
２でスロープが負である事象Ｅ３が発生することをトリ
ガ条件としている。よって、トリガ信号は、図２に示す
ように時点Ｔ４で発生する。この場合、マイクロ・プロ
セッサはＲＡＭ１４の記憶内容を表２のようにする。
【表２】
【００１０】時点Ｔ１で事象Ｅ１が発生するとスタート
１信号及びスタート２信号が発生して、時間ｔ１カウン
ト状態になる。このとき、第１及び第２タイマ（遅延手
段）２０及び２２は同時にクロックのカウントを始め、
それぞれ時間ｔ１及びｔ１＋ｔ２だけ経過すると論理レ
ベル”１”のストップ１信号及びストップ２信号をそれ
ぞれＲＡＭ１６のアドレス端子Ａ１及びＡ０へ出力し、
両端子を”１”にラッチする。ここでは、ストップ１信
号の方をストップ２信号よりも時間的に早く出力すると
する。第１タイマ２０がストップ１信号を出力すると、
時間ｔ１カウント状態から事象Ｅ３待ち状態になる。こ
こで、第２タイマ２２がストップ２信号を出力する前に
入力信号が電圧Ｖ２でスロープが負になれば、つまり、
時点Ｔ４でＲＡＭ１６のアドレス端子Ａ６、Ａ５、Ａ
３、Ａ１及びＡ０がそれぞれ論理レベル”０”、”
１”、”０”、”１”及び”０”になれば、データ出力
端子Ｄ６からトリガ信号が出力されると共に、Ｄ２及び
Ｄ０端子から第１及び第２タイマにそれぞれリセット信
号、リセット１信号及びリセット２信号が出力され、Ｅ
１待ち状態に戻る。一方、Ｅ３待ち状態で事象Ｅ３が発
生する前にストップ２信号が来ると、ＲＡＭは、トリガ
信号を出力せずにリセット１信号及びリセット２信号だ
けを出力し、Ｅ１待ち状態に戻る。
１信号及びスタート２信号が発生して、時間ｔ１カウン
ト状態になる。このとき、第１及び第２タイマ（遅延手
段）２０及び２２は同時にクロックのカウントを始め、
それぞれ時間ｔ１及びｔ１＋ｔ２だけ経過すると論理レ
ベル”１”のストップ１信号及びストップ２信号をそれ
ぞれＲＡＭ１６のアドレス端子Ａ１及びＡ０へ出力し、
両端子を”１”にラッチする。ここでは、ストップ１信
号の方をストップ２信号よりも時間的に早く出力すると
する。第１タイマ２０がストップ１信号を出力すると、
時間ｔ１カウント状態から事象Ｅ３待ち状態になる。こ
こで、第２タイマ２２がストップ２信号を出力する前に
入力信号が電圧Ｖ２でスロープが負になれば、つまり、
時点Ｔ４でＲＡＭ１６のアドレス端子Ａ６、Ａ５、Ａ
３、Ａ１及びＡ０がそれぞれ論理レベル”０”、”
１”、”０”、”１”及び”０”になれば、データ出力
端子Ｄ６からトリガ信号が出力されると共に、Ｄ２及び
Ｄ０端子から第１及び第２タイマにそれぞれリセット信
号、リセット１信号及びリセット２信号が出力され、Ｅ
１待ち状態に戻る。一方、Ｅ３待ち状態で事象Ｅ３が発
生する前にストップ２信号が来ると、ＲＡＭは、トリガ
信号を出力せずにリセット１信号及びリセット２信号だ
けを出力し、Ｅ１待ち状態に戻る。
【００１１】図５は、第３実施例のステート・マップを
示している。第１の実施例では、入力信号が図２の
（ａ）の破線で示したように、時点Ｔ２で電圧Ｖ２に達
しない場合、つまり、時点Ｔ２で事象Ｅ２が発生しない
場合には、時点Ｔ３の事象Ｅ２でトリガがかかる。しか
し、第３実施例では、事象Ｅ１発生後、時間ｔ３以内に
事象Ｅ２が発生した場合にのみトリガをかける。この場
合、マイクロ・プロセッサはＲＡＭ１４の記憶内容を表
３のようにする。
示している。第１の実施例では、入力信号が図２の
（ａ）の破線で示したように、時点Ｔ２で電圧Ｖ２に達
しない場合、つまり、時点Ｔ２で事象Ｅ２が発生しない
場合には、時点Ｔ３の事象Ｅ２でトリガがかかる。しか
し、第３実施例では、事象Ｅ１発生後、時間ｔ３以内に
事象Ｅ２が発生した場合にのみトリガをかける。この場
合、マイクロ・プロセッサはＲＡＭ１４の記憶内容を表
３のようにする。
【表３】
【００１２】上述と同じく、信号入力を開始すると事象
Ｅ１待ち状態になり、事象Ｅ１が発生すると、データ出
力端子Ｄ５及びＤ３にセットＦ信号及びスタート１信号
が発生し、ＲＳフリップ・フロップ１８はフラグ信号”
１”をラッチし、事象Ｅ２待ち状態になる。事象Ｅ１発
生後、時間ｔ３を経過する前に事象Ｅ２が発生するとデ
ータ出力端子Ｄ６にトリガ信号が発生するとともに、リ
セット１信号及びリセットＦ信号が発生して事象Ｅ１待
ち状態に戻る。時間ｔ３を経過する前に事象Ｅ２が発生
しなければ、ストップ１信号が発生し、トリガ信号を発
生せず、リセット１信号及びリセットＦ信号が発生して
事象Ｅ１待ち状態に戻る。
Ｅ１待ち状態になり、事象Ｅ１が発生すると、データ出
力端子Ｄ５及びＤ３にセットＦ信号及びスタート１信号
が発生し、ＲＳフリップ・フロップ１８はフラグ信号”
１”をラッチし、事象Ｅ２待ち状態になる。事象Ｅ１発
生後、時間ｔ３を経過する前に事象Ｅ２が発生するとデ
ータ出力端子Ｄ６にトリガ信号が発生するとともに、リ
セット１信号及びリセットＦ信号が発生して事象Ｅ１待
ち状態に戻る。時間ｔ３を経過する前に事象Ｅ２が発生
しなければ、ストップ１信号が発生し、トリガ信号を発
生せず、リセット１信号及びリセットＦ信号が発生して
事象Ｅ１待ち状態に戻る。
【００１３】第３実施例の応用例として次のようなもの
が考えられる。通常の場合は、図２の実線に示すように
時点Ｔ１で事象Ｅ１が発生後、時間ｔ３以内に時点Ｔ２
で事象Ｅ２が発生している。この時間ｔ３以内に事象Ｅ
２が発生しなかった場合にトリガをかけるいうものであ
る。この場合、マイクロ・プロセッサはＲＡＭ１４の記
憶内容を表４のようにする。
が考えられる。通常の場合は、図２の実線に示すように
時点Ｔ１で事象Ｅ１が発生後、時間ｔ３以内に時点Ｔ２
で事象Ｅ２が発生している。この時間ｔ３以内に事象Ｅ
２が発生しなかった場合にトリガをかけるいうものであ
る。この場合、マイクロ・プロセッサはＲＡＭ１４の記
憶内容を表４のようにする。
【表４】
【００１４】上述のように、ラッチ手段並びに第１及び
第２遅延手段をそれぞれ単独に用いても、組み合わせて
用いても良く、上述以外にも多種類のトリガ条件を設定
できることは言うまでもない。
第２遅延手段をそれぞれ単独に用いても、組み合わせて
用いても良く、上述以外にも多種類のトリガ条件を設定
できることは言うまでもない。
【発明の効果】本発明のトリガ回路によれば、デジタル
・メモリを用いることにより、構成が簡単である。ま
た、デジタル・メモリの内容を変更するだけで、トリガ
条件としての入力信号の電圧レベル、スロープ及び時間
関係をそれぞれ任意に設定でき、したがって、容易に多
種類のトリガ条件を設定できる。
・メモリを用いることにより、構成が簡単である。ま
た、デジタル・メモリの内容を変更するだけで、トリガ
条件としての入力信号の電圧レベル、スロープ及び時間
関係をそれぞれ任意に設定でき、したがって、容易に多
種類のトリガ条件を設定できる。
【図１】本発明によるトリガ回路のブロック図である。
【図２】実施例で用いる入力信号に対するトリガ条件の
例を示す図である。
例を示す図である。
【図３】第１実施例を示すステート・マップである。
【図４】第２実施例を示すステート・マップである。
【図５】第３実施例を示すステート・マップである。
１０ 入力端子 １２ アナログ・デジタル変換器 １４ 傾斜検出回路 １６ ＲＡＭ（ランダム・アクセス・メモリ） １８ ＲＳフリップ・フロップ ２０ 第１タイマ ２２ 第２タイマ
Claims (3)
- 【請求項１】 アナログ入力信号をデジタル出力信号に
変換するアナログ・デジタル変換器と、 上記アナログ入力信号の傾斜方向を表すデジタル信号を
発生する傾斜検出回路と、 上記アナログ・デジタル変換器のデジタル出力信号の少
なくとも最上位ビット及び上記傾斜検出回路のデジタル
出力信号を第１及び第２アドレス端子にそれぞれ受ける
デジタル・メモリと、 該デジタル・メモリの第１データ出力端子からの出力デ
ータを所望時間だけ遅延して、上記デジタル・メモリの
第３アドレス端子に供給する遅延手段と、 上記デジタル・メモリの第２データ出力端子からの出力
データをラッチして、上記デジタル・メモリの第４アド
レス端子に供給するラッチ手段とを具え、 上記デジタル・メモリに所望トリガ条件に対応するデジ
タル・データを蓄積し、上記アナログ入力信号が上記所
望トリガ条件に一致したときに、上記デジタル・メモリ
の第３データ出力信号に出力データをトリガ信号として
発生することを特徴とするトリガ回路。 - 【請求項２】 アナログ入力信号をデジタル出力信号に
変換するアナログ・デジタル変換器と、 上記アナログ入力信号の傾斜方向を表すデジタル信号を
発生する傾斜検出回路と、 上記アナログ・デジタル変換器のデジタル出力信号の少
なくとも最上位ビット及び上記傾斜検出回路のデジタル
出力信号を第１及び第２アドレス端子にそれぞれ受ける
デジタル・メモリと、 該デジタル・メモリの第１データ出力端子からの出力デ
ータを所望時間だけ遅延して、上記デジタル・メモリの
第３アドレス端子に供給する遅延手段とを具え、 上記デジタル・メモリに所望トリガ条件に対応するデジ
タル・データを蓄積し、上記アナログ入力信号が上記所
望トリガ条件に一致したときに、上記デジタル・メモリ
の第３データ出力信号に出力データをトリガ信号として
発生することを特徴とするトリガ回路。 - 【請求項３】 アナログ入力信号をデジタル出力信号に
変換するアナログ・デジタル変換器と、 上記アナログ入力信号の傾斜方向を表すデジタル信号を
発生する傾斜検出回路と、 上記アナログ・デジタル変換器のデジタル出力信号の少
なくとも最上位ビット及び上記傾斜検出回路のデジタル
出力信号を第１及び第２アドレス端子にそれぞれ受ける
デジタル・メモリと、 該デジタル・メモリの第１データ出力端子からの出力デ
ータをラッチして、上記デジタル・メモリの第３アドレ
ス端子に供給するラッチ手段とを具え、 上記デジタル・メモリに所望トリガ条件に対応するデジ
タル・データを蓄積し、上記アナログ入力信号が上記所
望トリガ条件に一致したときに、上記デジタル・メモリ
の第３データ出力信号に出力データをトリガ信号として
発生することを特徴とするトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29842391A JPH07119773B2 (ja) | 1991-10-17 | 1991-10-17 | トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29842391A JPH07119773B2 (ja) | 1991-10-17 | 1991-10-17 | トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119066A JPH05119066A (ja) | 1993-05-14 |
| JPH07119773B2 true JPH07119773B2 (ja) | 1995-12-20 |
Family
ID=17859518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29842391A Expired - Lifetime JPH07119773B2 (ja) | 1991-10-17 | 1991-10-17 | トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07119773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352167B2 (en) * | 2006-03-24 | 2008-04-01 | Tektronix, Inc. | Digital trigger |
-
1991
- 1991-10-17 JP JP29842391A patent/JPH07119773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05119066A (ja) | 1993-05-14 |
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