JPH07120571A - 時計カウンタおよびそれを内蔵した半導体集積回路装置 - Google Patents
時計カウンタおよびそれを内蔵した半導体集積回路装置Info
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- JPH07120571A JPH07120571A JP5266767A JP26676793A JPH07120571A JP H07120571 A JPH07120571 A JP H07120571A JP 5266767 A JP5266767 A JP 5266767A JP 26676793 A JP26676793 A JP 26676793A JP H07120571 A JPH07120571 A JP H07120571A
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Abstract
(57)【要約】
【目的】 ＣＰＵからの読み出し動作とは非同期で発生
するイベントによって読み出したデータの正当性が損な
われないようにし、読み出し時間の増大防止と、ソフト
ウェアの負担を軽減できる時計カウンタを提供する。 【構成】 時計・カレンダ機能をチップ上に実現したＬ
ＳＩ１であって、ＣＰＵ２の他に、タイマ３、シリアル
インタフェース４、ＤＭＡモジュール５およびポート６
などの周辺機能部７、時計・カレンダ機能部８、ＲＡＭ
９、ＬＣＤ１０およびＶＦＤ１１などの表示系ドライバ
部１２などがオンチップ化され、データバス１３を通じ
て接続されている。そして、時計・カレンダ機能部８に
は、秒〜年カウンタで構成されたカウンタ回路１９と、
このカウンタ回路１９の桁上がりを検出し、桁上がりの
終了タイミングまたはカウンタクロックによりＤＭＡモ
ジュール５を起動させる桁上がり監視回路２０とが備え
られている。
するイベントによって読み出したデータの正当性が損な
われないようにし、読み出し時間の増大防止と、ソフト
ウェアの負担を軽減できる時計カウンタを提供する。 【構成】 時計・カレンダ機能をチップ上に実現したＬ
ＳＩ１であって、ＣＰＵ２の他に、タイマ３、シリアル
インタフェース４、ＤＭＡモジュール５およびポート６
などの周辺機能部７、時計・カレンダ機能部８、ＲＡＭ
９、ＬＣＤ１０およびＶＦＤ１１などの表示系ドライバ
部１２などがオンチップ化され、データバス１３を通じ
て接続されている。そして、時計・カレンダ機能部８に
は、秒〜年カウンタで構成されたカウンタ回路１９と、
このカウンタ回路１９の桁上がりを検出し、桁上がりの
終了タイミングまたはカウンタクロックによりＤＭＡモ
ジュール５を起動させる桁上がり監視回路２０とが備え
られている。
Description
【０００１】
【産業上の利用分野】本発明は、時計カウンタ技術に関
し、特に時計・カレンダ機能を実現させるためのカウン
タ回路において、複数個の連続するカウンタ回路を同時
期に読み出さなければならない場合のソフトウェア処理
の負担軽減が可能とされる時計カウンタおよびそれを内
蔵した半導体集積回路装置に適用して有効な技術に関す
る。
し、特に時計・カレンダ機能を実現させるためのカウン
タ回路において、複数個の連続するカウンタ回路を同時
期に読み出さなければならない場合のソフトウェア処理
の負担軽減が可能とされる時計カウンタおよびそれを内
蔵した半導体集積回路装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえば、時計・カレンダ機能を実現さ
せるためのカウンタ回路を内蔵したＬＳＩとしては、日
立製「ＨＤ６４６１０」データシート（１９８９年９
月）Ｐ１３などが挙げられ、このＬＳＩでは時刻リード
手順として桁上げフラグの確認を推奨している。
せるためのカウンタ回路を内蔵したＬＳＩとしては、日
立製「ＨＤ６４６１０」データシート（１９８９年９
月）Ｐ１３などが挙げられ、このＬＳＩでは時刻リード
手順として桁上げフラグの確認を推奨している。
【０００３】この記述を引用すると、「時刻リード期間
中に桁上げが起こると、正しい時刻が得られないため、
再リードする必要があります。」となっている。つま
り、従来の技術ではＲＴＣ（Real Time Calender）から
のリード時刻が常に正しいという保証はなく、常にリー
ド時刻の正当性を確認する必要があり、ソフトウェアの
負担が増大している。
中に桁上げが起こると、正しい時刻が得られないため、
再リードする必要があります。」となっている。つま
り、従来の技術ではＲＴＣ（Real Time Calender）から
のリード時刻が常に正しいという保証はなく、常にリー
ド時刻の正当性を確認する必要があり、ソフトウェアの
負担が増大している。
【０００４】このリード時刻の正当性が常に保証されな
い原因は、時計・カレンダ用のレジスタが１秒毎にカウ
ントされており、ソフトウェアで、秒、分、時、曜日、
日、月、年の各カウンタを順次読み出さなければならな
いことに起因する。
い原因は、時計・カレンダ用のレジスタが１秒毎にカウ
ントされており、ソフトウェアで、秒、分、時、曜日、
日、月、年の各カウンタを順次読み出さなければならな
いことに起因する。
【０００５】たとえば、秒、分、時の各カウンタを順次
読み出すときに、各カウンタの値が０時５９分５９秒だ
とすると、秒、分の各カウンタを読み出して、時のカウ
ンタを読み出す前に桁上がりが発生した場合、読み出し
た時刻は１時５９分５９秒である。つまり、各カウンタ
毎の読み出し終了後に桁上がりが発生すると、読み出し
た時刻と実際の時刻とが一致しなくなる。
読み出すときに、各カウンタの値が０時５９分５９秒だ
とすると、秒、分の各カウンタを読み出して、時のカウ
ンタを読み出す前に桁上がりが発生した場合、読み出し
た時刻は１時５９分５９秒である。つまり、各カウンタ
毎の読み出し終了後に桁上がりが発生すると、読み出し
た時刻と実際の時刻とが一致しなくなる。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
な従来技術においては、ＣＰＵが時刻リードを行う度
に、読み出した時刻の正当性を、たとえば桁上げフラグ
を確認するような方法で確認しなければならず、そのた
めにリード時間が増大する上にソフトウェア処理の複雑
化を招いているという問題がある。
な従来技術においては、ＣＰＵが時刻リードを行う度
に、読み出した時刻の正当性を、たとえば桁上げフラグ
を確認するような方法で確認しなければならず、そのた
めにリード時間が増大する上にソフトウェア処理の複雑
化を招いているという問題がある。
【０００７】そこで、本発明の目的は、ＣＰＵからの読
み出し動作とは非同期で発生するイベントによって読み
出したデータの正当性が損なわれないようにし、読み出
し時間の増大防止と、ソフトウェアの負担を軽減するこ
とができる時計カウンタおよびそれを内蔵した半導体集
積回路装置を提供することにある。
み出し動作とは非同期で発生するイベントによって読み
出したデータの正当性が損なわれないようにし、読み出
し時間の増大防止と、ソフトウェアの負担を軽減するこ
とができる時計カウンタおよびそれを内蔵した半導体集
積回路装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】すなわち、本発明の時計カウンタは、時計
・カレンダ機能を実現するために複数個の連続するカウ
ンタ回路を備えた時計カウンタであって、連続するカウ
ンタ回路の桁上がりを検出し、この桁上がりの終了タイ
ミングまたはカウンタクロックによりＤＭＡ（Direct M
emory Access）手段を起動させる桁上がり監視手段を備
えるものである。
・カレンダ機能を実現するために複数個の連続するカウ
ンタ回路を備えた時計カウンタであって、連続するカウ
ンタ回路の桁上がりを検出し、この桁上がりの終了タイ
ミングまたはカウンタクロックによりＤＭＡ（Direct M
emory Access）手段を起動させる桁上がり監視手段を備
えるものである。
【００１１】この場合に、前記ＤＭＡ手段を起動させる
度に、連続するカウンタ回路の内容を任意の指定先へ転
送するようにしたものである。
度に、連続するカウンタ回路の内容を任意の指定先へ転
送するようにしたものである。
【００１２】また、本発明の半導体集積回路装置は、前
記時計カウンタをオンチップ化してチップ上に実現し、
ＣＰＵにより連続するカウンタ回路のデータリードおよ
び転送の指定先を制御するものである。
記時計カウンタをオンチップ化してチップ上に実現し、
ＣＰＵにより連続するカウンタ回路のデータリードおよ
び転送の指定先を制御するものである。
【００１３】
【作用】前記した時計カウンタおよびそれを内蔵した半
導体集積回路装置によれば、桁上がり監視手段が備えら
れることにより、連続するカウンタ回路の桁上がりの終
了によりＤＭＡ手段を起動させ、また桁上がりが発生し
なければ、カウンタクロックによりＤＭＡ手段を起動さ
せることができる。
導体集積回路装置によれば、桁上がり監視手段が備えら
れることにより、連続するカウンタ回路の桁上がりの終
了によりＤＭＡ手段を起動させ、また桁上がりが発生し
なければ、カウンタクロックによりＤＭＡ手段を起動さ
せることができる。
【００１４】この場合に、カウンタ回路の桁上がり終了
直後に更新された内容を任意の指定先へ転送することが
でき、たとえばＣＰＵにより常に最新のカウントデータ
をリードしたい場合は、ＤＭＡ手段による転送先をＲＡ
Ｍ（Random Access Memory）などにすることで、リード
したデータの正当性が保証されることになる。
直後に更新された内容を任意の指定先へ転送することが
でき、たとえばＣＰＵにより常に最新のカウントデータ
をリードしたい場合は、ＤＭＡ手段による転送先をＲＡ
Ｍ（Random Access Memory）などにすることで、リード
したデータの正当性が保証されることになる。
【００１５】また、ＣＰＵによりデータリードの必要が
なければ、ＤＭＡ手段による転送先をＬＣＤ（Liquid C
rystal Display）などの表示系にして直接表示させるこ
とができ、さらに必要な場合にのみデータリードさせる
には、ＤＭＡ手段の起動を外部割り込みなどで転送開始
のトリガとして使用することができる。
なければ、ＤＭＡ手段による転送先をＬＣＤ（Liquid C
rystal Display）などの表示系にして直接表示させるこ
とができ、さらに必要な場合にのみデータリードさせる
には、ＤＭＡ手段の起動を外部割り込みなどで転送開始
のトリガとして使用することができる。
【００１６】これにより、必ず更新後の正しい時刻が読
み出せるために１回のリード動作で済み、またデータの
転送先によっては常に読み出す必要もなく、直接表示さ
せることによってソフトウェアの負担を軽減することが
できる。
み出せるために１回のリード動作で済み、またデータの
転送先によっては常に読み出す必要もなく、直接表示さ
せることによってソフトウェアの負担を軽減することが
できる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１８】図１は本発明の一実施例である時計カウン
タを内蔵した半導体集積回路装置を示すブロック図であ
る。
タを内蔵した半導体集積回路装置を示すブロック図であ
る。
【００１９】まず、図１により本実施例の時計カウンタ
を内蔵した半導体集積回路装置の構成を説明する。
を内蔵した半導体集積回路装置の構成を説明する。
【００２０】本実施例の半導体集積回路装置は、たとえ
ば時計・カレンダ機能を実現するために複数個の連続す
るカウンタ回路などをチップ上に実現したＬＳＩ１とさ
れ、ＣＰＵ２の他に、タイマ３、シリアルインタフェー
ス４、ＤＭＡモジュール（ＤＭＡ手段）５およびポート
６などの周辺機能部７、時計・カレンダ機能部８、ＲＡ
Ｍ９、ＬＣＤ１０およびＶＦＤ（Vacuum Fluorescent D
isplay）１１などの表示系ドライバ部１２などがオンチ
ップ化され、データバス１３を通じて接続されている。
ば時計・カレンダ機能を実現するために複数個の連続す
るカウンタ回路などをチップ上に実現したＬＳＩ１とさ
れ、ＣＰＵ２の他に、タイマ３、シリアルインタフェー
ス４、ＤＭＡモジュール（ＤＭＡ手段）５およびポート
６などの周辺機能部７、時計・カレンダ機能部８、ＲＡ
Ｍ９、ＬＣＤ１０およびＶＦＤ（Vacuum Fluorescent D
isplay）１１などの表示系ドライバ部１２などがオンチ
ップ化され、データバス１３を通じて接続されている。
【００２１】さらに、オンチップ化されたＬＳＩ１に
は、ＣＰＵ２、周辺機能部７および表示系ドライバ部１
２のためのシステムクロックを生成する第１発振器１４
と、時計・カレンダ機能部８のための基本クロックを生
成する第２発振器１５とが備えられ、たとえば第１発振
器１４には１０ＭＨｚの水晶発振子１６、また第２発振
器１５には３2.７６８ＫＨｚの水晶発振子１７が接続さ
れ、分周器１８を介して時計・カレンダ機能部８に接続
されている。
は、ＣＰＵ２、周辺機能部７および表示系ドライバ部１
２のためのシステムクロックを生成する第１発振器１４
と、時計・カレンダ機能部８のための基本クロックを生
成する第２発振器１５とが備えられ、たとえば第１発振
器１４には１０ＭＨｚの水晶発振子１６、また第２発振
器１５には３2.７６８ＫＨｚの水晶発振子１７が接続さ
れ、分周器１８を介して時計・カレンダ機能部８に接続
されている。
【００２２】時計・カレンダ機能部８は、秒、分、時、
曜日、日、月、年カウンタで構成されたカウンタ回路１
９と、この連続するカウンタ回路１９の桁上がりを検出
し、桁上がりの終了タイミングまたはカウンタクロック
によりＤＭＡモジュール５を起動させる桁上がり監視回
路（桁上がり監視手段）２０とが備えられている。
曜日、日、月、年カウンタで構成されたカウンタ回路１
９と、この連続するカウンタ回路１９の桁上がりを検出
し、桁上がりの終了タイミングまたはカウンタクロック
によりＤＭＡモジュール５を起動させる桁上がり監視回
路（桁上がり監視手段）２０とが備えられている。
【００２３】次に、本実施例の作用について、時計・カ
レンダ機能部８の桁上げおよびそのデータの読み出し方
法を説明する。
レンダ機能部８の桁上げおよびそのデータの読み出し方
法を説明する。
【００２４】まず、第２発振器１５から発生される基本
クロック２１を分周器１８で分周し、時計・カレンダ機
能部８用の基本時間である１秒パルス２２をカウンタク
ロックとし、カウンタ回路１９と桁上がり監視回路２０
へ入力する。
クロック２１を分周器１８で分周し、時計・カレンダ機
能部８用の基本時間である１秒パルス２２をカウンタク
ロックとし、カウンタ回路１９と桁上がり監視回路２０
へ入力する。
【００２５】さらに、カウンタ回路１９においては、秒
カウンタを１秒パルス２２毎にカウントアップし、６０
秒後に桁上げ信号２３を発生する。そして、この桁上げ
信号２３により分カウンタの桁上がりが発生し、同様に
して他の時〜年カウンタにも前のカウンタの桁上げ信号
２３により桁上がりが発生する。
カウンタを１秒パルス２２毎にカウントアップし、６０
秒後に桁上げ信号２３を発生する。そして、この桁上げ
信号２３により分カウンタの桁上がりが発生し、同様に
して他の時〜年カウンタにも前のカウンタの桁上げ信号
２３により桁上がりが発生する。
【００２６】このとき、桁上がり監視回路２０において
は、桁上がりが発生した場合に、どのカウンタまで桁上
がりが発生したかを監視し、桁上がりの終了によりＣＰ
Ｕ２からの読み出し動作とは非同期でＤＭＡ起動信号２
４を発生させる。一方、桁上がりが発生しない場合には
１秒パルス２２のタイミングでＤＭＡ起動信号２４を発
生させる。
は、桁上がりが発生した場合に、どのカウンタまで桁上
がりが発生したかを監視し、桁上がりの終了によりＣＰ
Ｕ２からの読み出し動作とは非同期でＤＭＡ起動信号２
４を発生させる。一方、桁上がりが発生しない場合には
１秒パルス２２のタイミングでＤＭＡ起動信号２４を発
生させる。
【００２７】そして、このＤＭＡ起動信号２４により、
カウンタ回路１９のデータをＤＭＡモジュール５が任意
の指定先へ転送する。このＤＭＡモジュール５の転送先
には、ＲＡＭ９、表示系ドライバ部１２がある。
カウンタ回路１９のデータをＤＭＡモジュール５が任意
の指定先へ転送する。このＤＭＡモジュール５の転送先
には、ＲＡＭ９、表示系ドライバ部１２がある。
【００２８】たとえば、ＣＰＵ２が常時、カウンタ回路
１９のデータをリードしたい場合はＲＡＭ９へ転送し、
常にＣＰＵ２による制御により１回で正しい時刻のデー
タリードを行うことができる。
１９のデータをリードしたい場合はＲＡＭ９へ転送し、
常にＣＰＵ２による制御により１回で正しい時刻のデー
タリードを行うことができる。
【００２９】一方、ＣＰＵ２が常時、カウンタ回路１９
のデータをリードする必要がなければ、ＬＣＤ１０、Ｖ
ＦＤ１１の表示系ドライバ部１２へデータを転送するこ
とにより、更新後の正しい時刻を表示することができ
る。
のデータをリードする必要がなければ、ＬＣＤ１０、Ｖ
ＦＤ１１の表示系ドライバ部１２へデータを転送するこ
とにより、更新後の正しい時刻を表示することができ
る。
【００３０】さらに、必要なときにのみリードしたい場
合は、外部割り込み信号２５をトリガにして桁上がり監
視回路２０からＤＭＡ起動信号２４を発生させ、これに
より正しい時刻のデータリードを必要に応じて行うこと
ができる。
合は、外部割り込み信号２５をトリガにして桁上がり監
視回路２０からＤＭＡ起動信号２４を発生させ、これに
より正しい時刻のデータリードを必要に応じて行うこと
ができる。
【００３１】なお、ＣＰＵ２においては、第１発振器１
４から発生されるシステムクロック２６が入力され、ま
たＣＰＵ２のカウンタ回路１９へのアクセスは、基本的
にデータセット時のライト信号２７のみで行われる。
４から発生されるシステムクロック２６が入力され、ま
たＣＰＵ２のカウンタ回路１９へのアクセスは、基本的
にデータセット時のライト信号２７のみで行われる。
【００３２】従って、本実施例の半導体集積回路装置に
よれば、時計・カレンダ機能部８に、秒〜年カウンタで
構成されたカウンタ回路１９の他に桁上がり監視回路２
０が備えられることにより、カウンタ回路１９の桁上が
りの終了でＤＭＡ起動信号２４を発生させ、また桁上が
りが発生しない場合でも１秒パルス２２によりＤＭＡ起
動信号２４を発生させてＲＡＭ９または表示系ドライバ
部１２にデータを転送することができるので、目的に応
じてＲＡＭ９から更新後の正しい時刻を読み出すことが
でき、また正しい時刻を表示系ドライバ部１２に表示さ
せることができ、さらに外部割り込み信号２５によって
必要な場合にのみ正しい時刻を読み出すことができる。
よれば、時計・カレンダ機能部８に、秒〜年カウンタで
構成されたカウンタ回路１９の他に桁上がり監視回路２
０が備えられることにより、カウンタ回路１９の桁上が
りの終了でＤＭＡ起動信号２４を発生させ、また桁上が
りが発生しない場合でも１秒パルス２２によりＤＭＡ起
動信号２４を発生させてＲＡＭ９または表示系ドライバ
部１２にデータを転送することができるので、目的に応
じてＲＡＭ９から更新後の正しい時刻を読み出すことが
でき、また正しい時刻を表示系ドライバ部１２に表示さ
せることができ、さらに外部割り込み信号２５によって
必要な場合にのみ正しい時刻を読み出すことができる。
【００３３】これにより、従来のように読み出した時刻
の正当性を確認する必要がなく、その分だけソフトウェ
アの負担が軽減でき、さらに表示させることのみが目的
であれば、表示系ドライバ部１２へ転送すればよいので
ＣＰＵの負担を軽減することができる。
の正当性を確認する必要がなく、その分だけソフトウェ
アの負担が軽減でき、さらに表示させることのみが目的
であれば、表示系ドライバ部１２へ転送すればよいので
ＣＰＵの負担を軽減することができる。
【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３５】たとえば、本実施例の半導体集積回路装置
については、時計・カレンダ機能を実現するために複数
個の連続するカウンタ回路などをチップ上に実現したＬ
ＳＩ１である場合について説明したが、本発明は前記実
施例に限定されるものではなく、時計カウンタなどを単
体で形成して構成する場合などについても適用可能であ
る。
については、時計・カレンダ機能を実現するために複数
個の連続するカウンタ回路などをチップ上に実現したＬ
ＳＩ１である場合について説明したが、本発明は前記実
施例に限定されるものではなく、時計カウンタなどを単
体で形成して構成する場合などについても適用可能であ
る。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００３７】(1).連続するカウンタ回路の桁上がりを検
出し、この桁上がりの終了タイミングまたはカウンタク
ロックによりＤＭＡ手段を起動させる桁上がり監視手段
を備え、ＤＭＡ手段を起動させる度にカウンタ回路の内
容を任意の指定先、たとえばＲＡＭなどに転送すること
により、ＣＰＵがＲＡＭをアクセスして更新後のデータ
を読み出すことができるので、データの正当性を確認す
る必要がなく、ソフトウェアの負担をその分だけ軽減す
ることができる。
出し、この桁上がりの終了タイミングまたはカウンタク
ロックによりＤＭＡ手段を起動させる桁上がり監視手段
を備え、ＤＭＡ手段を起動させる度にカウンタ回路の内
容を任意の指定先、たとえばＲＡＭなどに転送すること
により、ＣＰＵがＲＡＭをアクセスして更新後のデータ
を読み出すことができるので、データの正当性を確認す
る必要がなく、ソフトウェアの負担をその分だけ軽減す
ることができる。
【００３８】(2).前記(1) において、ＣＰＵが更新後の
データを読み出す必要がなく、表示させることのみが目
的であればＬＣＤ、ＶＦＤなどの表示系ドライバへ転送
すればよいので、ＣＰＵの負担をその分だけ軽減するこ
とができる。
データを読み出す必要がなく、表示させることのみが目
的であればＬＣＤ、ＶＦＤなどの表示系ドライバへ転送
すればよいので、ＣＰＵの負担をその分だけ軽減するこ
とができる。
【００３９】(3).前記(2) において、さらに表示系ドラ
イバへの転送であっても、外部割り込みによりＤＭＡ手
段を起動させることができるので、ＲＡＭなどへデータ
を転送すればＣＰＵがデータを読み出すことができる。
イバへの転送であっても、外部割り込みによりＤＭＡ手
段を起動させることができるので、ＲＡＭなどへデータ
を転送すればＣＰＵがデータを読み出すことができる。
【００４０】(4).前記(1) 〜(3) により、特に時刻リー
ド時の桁上げのように、ＣＰＵからの読み出し動作とは
非同期で発生するイベントによって読み出しデータの正
当性が損なわれないようにし、読み出し時間の増大防止
と、ソフトウェアの負担軽減が可能とされる時計カウン
タを得ることができる。
ド時の桁上げのように、ＣＰＵからの読み出し動作とは
非同期で発生するイベントによって読み出しデータの正
当性が損なわれないようにし、読み出し時間の増大防止
と、ソフトウェアの負担軽減が可能とされる時計カウン
タを得ることができる。
【図１】本発明の一実施例である時計カウンタを内蔵し
た半導体集積回路装置を示すブロック図である。
た半導体集積回路装置を示すブロック図である。
１ ＬＳＩ ２ ＣＰＵ ３ タイマ ４ シリアルインタフェース ５ ＤＭＡモジュール（ＤＭＡ手段） ６ ポート ７ 周辺機能部 ８ 時計・カレンダ機能部 ９ ＲＡＭ １０ ＬＣＤ １１ ＶＦＤ １２ 表示系ドライバ部 １３ データバス １４ 第１発振器 １５ 第２発振器 １６ 水晶発振子 １７ 水晶発振子 １８ 分周器 １９ カウンタ回路 ２０ 桁上がり監視回路（桁上がり監視手段） ２１ 基本クロック ２２ １秒パルス ２３ 桁上げ信号 ２４ ＤＭＡ起動信号 ２５ 外部割り込み信号 ２６ システムクロック ２７ ライト信号
Claims (3)
- 【請求項１】 時計・カレンダ機能を実現するために複
数個の連続するカウンタ回路を備えた時計カウンタであ
って、前記連続するカウンタ回路の桁上がりを検出し、
該桁上がりの終了タイミングまたはカウンタクロックに
よりＤＭＡ手段を起動させる桁上がり監視手段を備える
ことを特徴とする時計カウンタ。 - 【請求項２】 前記ＤＭＡ手段を起動させる度に、前記
連続するカウンタ回路の内容を任意の指定先へ転送する
ことを特徴とする請求項１記載の時計カウンタ。 - 【請求項３】 請求項１または２記載の時計カウンタを
オンチップ化してチップ上に実現し、ＣＰＵにより前記
連続するカウンタ回路のデータリードおよび前記転送す
る指定先を制御することを特徴とする時計カウンタを内
蔵した半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266767A JPH07120571A (ja) | 1993-10-26 | 1993-10-26 | 時計カウンタおよびそれを内蔵した半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266767A JPH07120571A (ja) | 1993-10-26 | 1993-10-26 | 時計カウンタおよびそれを内蔵した半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07120571A true JPH07120571A (ja) | 1995-05-12 |
Family
ID=17435423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266767A Withdrawn JPH07120571A (ja) | 1993-10-26 | 1993-10-26 | 時計カウンタおよびそれを内蔵した半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012189505A (ja) * | 2011-03-11 | 2012-10-04 | Lapis Semiconductor Co Ltd | 時計表示装置 |
-
1993
- 1993-10-26 JP JP5266767A patent/JPH07120571A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012189505A (ja) * | 2011-03-11 | 2012-10-04 | Lapis Semiconductor Co Ltd | 時計表示装置 |
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