JPH06311024A - クロックカウンタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロックカウンタ回路を内蔵した半導体集積
回路装置において、時刻リード時の桁上げによる読み出
しデータの修正をハードウエアで行い、ソフトウエアの
負担を軽減する。 【構成】 水晶発振子３の発振したクロック信号は、分
周段４によって１秒周期のパルスに分周され、選択回路
５に入力され、選択回路５からカウンタ６に出力され、
カウントされる。また、ＣＰＵ１０にデータを取り込ま
せる場合、ＣＰＵ１０から選択回路５に制御信号が出力
され、カウンタ６へのパルスの出力を停止し、加算器７
にパルスの出力を開始する。前記時刻リード中に、加算
器７にパルスが入力された場合、加算器７内でデータは
保持される。時刻リードの終了後、ＣＰＵ１０から選択
回路５に制御信号が出力され、加算器７にパルスを供給
するのを停止し、カウンタ６にパルスを供給する。ま
た、加算器７内に保持されていた１秒周期のパルスのデ
ータもカウンタ６に入力され、加算される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、クロックカウンタ回路を内蔵した半導体集
積回路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置のクロックカウンタ
において、たとえば、ある種の半導体集積回路装置のデ
ータシートでは、時刻リード期間中の桁上げが起こると
正しい時刻が得られないために、時刻リードの手順とし
て、桁上げフラグの確認を推奨している。この桁上げフ
ラグの確認は、桁上げフラグを常時監視して、桁上げフ
ラグが立つと時刻リードを再リードするようにソフトウ
エアによってプログラムされている。

【０００３】

【発明が解決しようとする課題】ところが、ソフトウエ
アのプログラム処理による桁上げフラグの確認の場合、
非常に短い周期でのフラグ確認となるので、ソフトウエ
アであるプログラムの負担が増大してしまう。

【０００４】また、この桁上げフラグの確認をプログラ
ムに組み込まなかった場合、秒カウンタ、分カウンタ、
時間カウンタ、曜日カウンタ、日カウンタ、月カウンタ
および年カウンタを順次読み出し、全カウンタの読み出
しが終了した時点で、前記秒カウンタの桁上げが発生し
ていると、リード時刻と実際の時刻が一致しないという
問題がある。

【０００５】本発明の目的は、時刻リード時の桁上げに
よる読み出しデータの修正をハードウエアで行い、ソフ
トウエアの負担を軽減することのできる半導体集積回路
装置を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００８】すなわち、外部接続された発振回路からの
基本クロック信号をクロックの基本時間である１秒周期
のパルスに分周する分周段回路と、分周段回路によって
分周された１秒周期のパルスの供給先を時刻リード中の
み加算回路に供給する選択回路と、選択回路から供給さ
れた前記クロック信号を加算する加算回路と、入力され
たクロック信号をカウントするカウンタよりなるもので
ある。

【０００９】

【作用】上記のような構成のクロックカウンタ回路によ
れば、カウンタの時刻リード中の桁上げ等が起こらず、
また、カウンタの時刻リードによるデータの遅れも補正
することができる。

【００１０】その結果、時刻リード時の桁上げによる読
み出しデータの修正をソフトウエアであるプログラムで
行うのではなく、ハードウエアで行うことができるの
で、ソフトウエアの負担を大幅に軽減することができ
る。

【００１１】

【実施例】図１は、本発明の一実施例である半導体集積
回路装置の一部であるクロックカウンタ回路のブロック
図である。

【００１２】本実施例において、半導体集積回路装置１
のクロックカウンタ回路部２は、外部接続された時計の
基本クロック信号を発振する水晶発振子３のパルスを分
周するための分周段４と、その分周段４の後段には、パ
ルスの供給回路先を選択するための選択回路５が接続さ
れている。

【００１３】前記選択回路５は、カウンタ６および加算
器７に接続されており、また、カウンタ６は、加算器７
と接続されている。さらに、カウンタ６は、タイマ、シ
リアル、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃ
ｃｅｓｓ Ｃｏｎｔｒｏｌｏｒ）およびポート等の周辺
機能８に接続されている。また、外部接続されている表
示部９は、前記周辺機能８のポートを介して出力表示さ
れる。

【００１４】これら選択回路５や加算器７は、ＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
１０の制御信号を検知する回路が設けられており、すべ
てＣＰＵ１０の制御信号によって制御されている。ま
た、このＣＰＵ１０は、外部接続されている水晶発振子
１１の発振するクロック信号に同期して動作している。

【００１５】次に、本実施例の動作について説明する。

【００１６】水晶発振子３の発振したクロック信号は、
分周段４に入力され、時計の基本のパルスである１秒周
期のパルスに分周される。この１秒周期のパルスは、通
常、選択回路５に入力され、その後、選択回路５からカ
ウンタ６に出力され、カウンタ６によってカウントされ
ている。

【００１７】しかし、時刻リードを行うため、ＣＰＵ１
０にカウンタ６のデータを取り込ませる場合には、ＣＰ
Ｕ１０から選択回路５に制御信号が出力される。この制
御信号を入力した選択回路５は、直ちに、カウンタ６へ
の１秒周期のパルスの出力を停止し、加算器７に１秒周
期のパルスの出力を開始する。

【００１８】前記ＣＰＵ１０にカウンタ６の時刻リード
データを取り込ませる間に、加算器７に１秒周期のパル
スが入力された場合、加算器７内で１秒周期のパルスの
データは保持される。

【００１９】次に、時刻リードが終了すると、ＣＰＵ１
０から選択回路５に制御信号が出力される。前記制御信
号を入力した選択回路５は、加算器７に１秒周期のパル
スを供給するのを停止し、再び、カウンタ６に１秒周期
のパルスを供給する。

【００２０】また、その時、加算器７内に保持されてい
た１秒周期のパルスのデータも、カウンタ６に出力さ
れ、カウンタ６のカウントに加算される。

【００２１】それにより、本実施例によれば、時刻リー
ド中に、カウンタの桁上げが起こらず、また、時間のデ
ータの遅れが選択回路５および加算器７によって、常
に、補正されているので、データの確認を行うソフトウ
エアのプログラムを設計する必要がなく、ソフトウエア
のプログラムの負担が軽減される。

【００２２】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

【００２３】

【発明の効果】本発明によって開示される発明のうち、
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。

【００２４】本発明によれば、カウンタのデータを読み
出す時刻リード中に、カウンタの桁上げが起こらず、ま
た、時間のデータが常に補正されて、正確なデータが表
示されることになる。

【００２５】これらのことにより、カウンタのデータを
読み出す時刻リード時に、データの確認を行うソフトウ
エアのプログラムを設計する必要がないので、ソフトウ
エアのプログラムの負担が軽減される。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
一部であるクロックカウンタ回路のブロック図である。

【符号の説明】

１ 半導体集積回路装置 ２ クロックカウンタ回路部 ３ 水晶発振子 ４ 分周段 ５ 選択回路 ６ カウンタ ７ 加算器 ８ 周辺機能 ９ 表示部 １０ ＣＰＵ １１ 水晶発振子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部接続された発振回路の基本クロック
   信号を分周する分周段回路と、前記分周段回路によって
   分周されたクロック信号の供給先の回路を選択する回路
   と、前記選択回路から供給された前記クロック信号を加
   算する回路と、クロック信号をカウントするカウンタと
   よりなることを特徴とするクロックカウンタ回路。
2. 【請求項２】 前記分周段回路により分周されたクロッ
   ク信号の供給先の回路を選択する回路が、リードサイク
   ルの開始または終了する信号を検知する手段と、前記信
   号によって、クロック信号の出力先を制御する回路とよ
   りなることを特徴とする請求項１記載のクロックカウン
   タ回路。
3. 【請求項３】 前記クロック信号を加算する回路が、制
   御信号を検知する手段と、前記制御信号によって入力さ
   れるクロック信号を加算し、加算されたクロック信号を
   出力する回路とよりなることを特徴とする請求項１記載
   のクロックカウンタ回路。