JPH0798618A - カウンタ読出し回路 - Google Patents
カウンタ読出し回路Info
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- JPH0798618A JPH0798618A JP5242695A JP24269593A JPH0798618A JP H0798618 A JPH0798618 A JP H0798618A JP 5242695 A JP5242695 A JP 5242695A JP 24269593 A JP24269593 A JP 24269593A JP H0798618 A JPH0798618 A JP H0798618A
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Abstract
(57)【要約】
【目的】 カウンタ回路からの時刻データの読出しを一
度で済まし、以てプログラムの負担軽減を図り得るカウ
ンタ読出し回路を提供する。 【構成】 秒、分、時、曜日、日、月、年などの各カウ
ンタ３０ａ〜３０ｇに、各カウンタのデータを個別に格
納可能なバッファレジスタ３１ａ〜３１ｇを接続する。
そして、各カウンタ３０ａ〜３０ｇからバッファレジス
タ３１ａ〜３１ｇへデータ転送を行なうタイミングの決
定には、秒カウンタの更新や桁上げ等のイベント発生信
号Ｓ2を用いる。また、このイベント発生信号をトリガ
としてＣＰＵ２はバッファレジスタ３１ａ〜３１ｇに格
納されてなるデータの読出し動作を行なう。 【効果】 カウンタデータの読込みを２回行ってその一
致を確認したり、桁上げフラグを参照して桁上げが起こ
っていないことを確認する、などのデータの正当性の確
認を行わずに済み、プログラムの負担軽減を図ることが
できる。
度で済まし、以てプログラムの負担軽減を図り得るカウ
ンタ読出し回路を提供する。 【構成】 秒、分、時、曜日、日、月、年などの各カウ
ンタ３０ａ〜３０ｇに、各カウンタのデータを個別に格
納可能なバッファレジスタ３１ａ〜３１ｇを接続する。
そして、各カウンタ３０ａ〜３０ｇからバッファレジス
タ３１ａ〜３１ｇへデータ転送を行なうタイミングの決
定には、秒カウンタの更新や桁上げ等のイベント発生信
号Ｓ2を用いる。また、このイベント発生信号をトリガ
としてＣＰＵ２はバッファレジスタ３１ａ〜３１ｇに格
納されてなるデータの読出し動作を行なう。 【効果】 カウンタデータの読込みを２回行ってその一
致を確認したり、桁上げフラグを参照して桁上げが起こ
っていないことを確認する、などのデータの正当性の確
認を行わずに済み、プログラムの負担軽減を図ることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、カウンタ読出し回路さ
らには複数のカウンタの読出しを同時期に行なう場合に
適用して特に有効な技術に関し、例えばカレンダ・時計
機能用のカウンタ回路からの時刻データの読出しに利用
して有用な回路技術に関する。
らには複数のカウンタの読出しを同時期に行なう場合に
適用して特に有効な技術に関し、例えばカレンダ・時計
機能用のカウンタ回路からの時刻データの読出しに利用
して有用な回路技術に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータによりその
動作が制御されてなる各種の電気機器等において、カレ
ンダ・時計機能を付加したものが知られている。この様
な付加機能は、ＣＰＵ用のＬＳＩチップの他にカレンダ
・時計機能用のＩＣチップを設けるか、同一ＬＳＩチッ
プにＣＰＵとカレンダ・時計機能用回路とを形成するか
して実現される。
動作が制御されてなる各種の電気機器等において、カレ
ンダ・時計機能を付加したものが知られている。この様
な付加機能は、ＣＰＵ用のＬＳＩチップの他にカレンダ
・時計機能用のＩＣチップを設けるか、同一ＬＳＩチッ
プにＣＰＵとカレンダ・時計機能用回路とを形成するか
して実現される。
【０００３】上記した何れの場合にも、カレンダ・時計
機能用回路には例えば階層構造をなす複数のカウンタ、
即ち秒カウンタ、分カウンタ、時カウンタ、曜日カウン
タ、日カウンタ、月カウンタ、年カウンタなどよりなる
カウンタ回路が設けられている。その秒カウンタは１秒
毎にカウントアップし、分カウンタは６０秒毎に桁上げ
されてカウントアップするなどのように、各カウンタは
所定時間毎にカウントアップするようになっている。
機能用回路には例えば階層構造をなす複数のカウンタ、
即ち秒カウンタ、分カウンタ、時カウンタ、曜日カウン
タ、日カウンタ、月カウンタ、年カウンタなどよりなる
カウンタ回路が設けられている。その秒カウンタは１秒
毎にカウントアップし、分カウンタは６０秒毎に桁上げ
されてカウントアップするなどのように、各カウンタは
所定時間毎にカウントアップするようになっている。
【０００４】そして、プログラム中に設けられた時刻の
読出し命令が実行されると、例えばＣＰＵは上記カレン
ダ・時計機能用回路からの時刻データの読出しを行う。
その読出し動作は、例えば先ず秒カウンタのデータを読
出し、続いて分カウンタのデータを読出し、さらに続い
て時カウンタのデータを読み出す、というように秒カウ
ンタ、分カウンタ、時カウンタ、曜日カウンタ、日カウ
ンタ、月カウンタ、年カウンタを順次読み出していくよ
うになっている。
読出し命令が実行されると、例えばＣＰＵは上記カレン
ダ・時計機能用回路からの時刻データの読出しを行う。
その読出し動作は、例えば先ず秒カウンタのデータを読
出し、続いて分カウンタのデータを読出し、さらに続い
て時カウンタのデータを読み出す、というように秒カウ
ンタ、分カウンタ、時カウンタ、曜日カウンタ、日カウ
ンタ、月カウンタ、年カウンタを順次読み出していくよ
うになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上記各カウンタを
一つずつ順次読み出していくため、全てのカウンタの読
出しが終了するまで時間がかかってしまう。そのため、
各カウンタの読出し中に桁上げが起きてしまうことがあ
り、その場合にはカウンタ回路から読み出した時刻デー
タと実際の時刻との間に大きなずれが生じてしまうとい
うものである。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上記各カウンタを
一つずつ順次読み出していくため、全てのカウンタの読
出しが終了するまで時間がかかってしまう。そのため、
各カウンタの読出し中に桁上げが起きてしまうことがあ
り、その場合にはカウンタ回路から読み出した時刻デー
タと実際の時刻との間に大きなずれが生じてしまうとい
うものである。
【０００６】そのようなずれが生じる場合に付いて、例
えば「１９９９年１２月３１日２３時５９分５９秒」の
時刻に、時刻の読出し命令が実行されたと仮定して具体
的に説明する。読出し命令の実行開始時においては、秒
カウンタ及び分カウンタには夫々「５９」が格納され、
時カウンタには「２３」が格納され、日カウンタには
「３１」が格納され、月カウンタには「１２」が格納さ
れ、年カウンタには「１９９９」が格納されている。
えば「１９９９年１２月３１日２３時５９分５９秒」の
時刻に、時刻の読出し命令が実行されたと仮定して具体
的に説明する。読出し命令の実行開始時においては、秒
カウンタ及び分カウンタには夫々「５９」が格納され、
時カウンタには「２３」が格納され、日カウンタには
「３１」が格納され、月カウンタには「１２」が格納さ
れ、年カウンタには「１９９９」が格納されている。
【０００７】そして、順次、秒カウンタから「５９」が
読み出され、分カウンタから「５９」が読み出され、時
カウンタから「２３」が読み出され、日カウンタから
「３１」が読み出され、月カウンタから「１２」が読み
出された時点で秒カウンタがカウンタアップしてしまう
と、秒カウンタ及び分カウンタ並びに時カウンタは夫々
「０」に更新され、日カウンタ及び月カウンタは夫々
「１」に更新され、年カウンタは「２０００」に更新さ
れる。従って、月カウンタに引き続いて年カウンタから
の読出しを行うと、「２０００」が読み出されるので、
この一連の読出しにより求められてなる時刻は「２００
０年１２月３１日２３時５９分５９秒」となってしま
う。
読み出され、分カウンタから「５９」が読み出され、時
カウンタから「２３」が読み出され、日カウンタから
「３１」が読み出され、月カウンタから「１２」が読み
出された時点で秒カウンタがカウンタアップしてしまう
と、秒カウンタ及び分カウンタ並びに時カウンタは夫々
「０」に更新され、日カウンタ及び月カウンタは夫々
「１」に更新され、年カウンタは「２０００」に更新さ
れる。従って、月カウンタに引き続いて年カウンタから
の読出しを行うと、「２０００」が読み出されるので、
この一連の読出しにより求められてなる時刻は「２００
０年１２月３１日２３時５９分５９秒」となってしま
う。
【０００８】この様なずれの発生を防ぐには、上述した
読出し命令を繰り返して２度行い、１回目に読み出した
時刻データと２回目に読み出した時刻データとが一致し
ているか否かを判定し、一致している場合には正しい時
刻が求められたと判断し、一方一致していない場合には
上記ずれが生じたとして再び時刻データの読出しを行う
ようにプログラムを作成すればよい。或は、分や時や日
や月や年のカウンタに桁上げが生じた際には桁上げフラ
グを立てておき、時刻データの読出しが終了した時点で
そのフラグが立っていない場合には正しい時刻が求めら
れたと判断し、一方フラグが立っている場合には上記ず
れが生じたとして再び時刻データの読出しを行うように
プログラムを作成してもよい。しかし、何れの場合にも
プログラムが極めて複雑になってしまうという欠点があ
る。
読出し命令を繰り返して２度行い、１回目に読み出した
時刻データと２回目に読み出した時刻データとが一致し
ているか否かを判定し、一致している場合には正しい時
刻が求められたと判断し、一方一致していない場合には
上記ずれが生じたとして再び時刻データの読出しを行う
ようにプログラムを作成すればよい。或は、分や時や日
や月や年のカウンタに桁上げが生じた際には桁上げフラ
グを立てておき、時刻データの読出しが終了した時点で
そのフラグが立っていない場合には正しい時刻が求めら
れたと判断し、一方フラグが立っている場合には上記ず
れが生じたとして再び時刻データの読出しを行うように
プログラムを作成してもよい。しかし、何れの場合にも
プログラムが極めて複雑になってしまうという欠点があ
る。
【０００９】本発明はかかる事情に鑑みてなされたもの
で、カウンタ回路からの時刻データの読出しを一度で済
まし、以てプログラムの負担軽減を図り得るように構成
されたカウンタ読出し回路を提供することを主たる目的
としている。この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
で、カウンタ回路からの時刻データの読出しを一度で済
まし、以てプログラムの負担軽減を図り得るように構成
されたカウンタ読出し回路を提供することを主たる目的
としている。この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明のカウンタ読出し回路に
おいては、例えば秒、分、時、曜日、日、月、年などの
各カウンタに、各カウンタのデータを個別に格納可能な
バッファレジスタを接続する。そして、各カウンタから
バッファレジスタへデータ転送を行なうタイミングの決
定には、秒カウンタの更新や桁上げ等のイベント発生信
号を用いる。また、このイベント発生信号をトリガとし
てＣＰＵはバッファレジスタに格納されてなるデータの
読出し動作を行なう。なお、バッファレジスタを新規に
設ける代わりにＲＡＭで代用してもよい。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明のカウンタ読出し回路に
おいては、例えば秒、分、時、曜日、日、月、年などの
各カウンタに、各カウンタのデータを個別に格納可能な
バッファレジスタを接続する。そして、各カウンタから
バッファレジスタへデータ転送を行なうタイミングの決
定には、秒カウンタの更新や桁上げ等のイベント発生信
号を用いる。また、このイベント発生信号をトリガとし
てＣＰＵはバッファレジスタに格納されてなるデータの
読出し動作を行なう。なお、バッファレジスタを新規に
設ける代わりにＲＡＭで代用してもよい。
【００１１】
【作用】上記した手段によれば、各カウンタにバッファ
レジスタを接続し、秒カウンタの更新や桁上げ等のイベ
ントが発生した後、次のイベントが発生するまでの間
に、各カウンタからバッファレジスタへのデータ転送及
びバッファレジスタからのデータ読出しを行なうように
したため、常にバッファレジスタにイベント発生直後の
更新されたデータが格納され、その直後に読み出される
ので、その読み出されたデータより求まる時刻は実際の
時刻に一致する。
レジスタを接続し、秒カウンタの更新や桁上げ等のイベ
ントが発生した後、次のイベントが発生するまでの間
に、各カウンタからバッファレジスタへのデータ転送及
びバッファレジスタからのデータ読出しを行なうように
したため、常にバッファレジスタにイベント発生直後の
更新されたデータが格納され、その直後に読み出される
ので、その読み出されたデータより求まる時刻は実際の
時刻に一致する。
【００１２】
【実施例】図１には、本発明に係るカウンタ読出し回路
の一例が示されている。同図において、符号１はＬＳＩ
チップであり、符号２はＣＰＵ（中央演算処理装置）で
あり、符号３はカレンダ・時計機能用回路である。この
回路３は、カウンタ回路（カウンタ手段）３０とバッフ
ァ回路（バッファ手段）３１と桁上げ確認回路（所謂、
キャリールックアヘッド回路）３２と桁上げフラグラッ
チ回路３３からなる。
の一例が示されている。同図において、符号１はＬＳＩ
チップであり、符号２はＣＰＵ（中央演算処理装置）で
あり、符号３はカレンダ・時計機能用回路である。この
回路３は、カウンタ回路（カウンタ手段）３０とバッフ
ァ回路（バッファ手段）３１と桁上げ確認回路（所謂、
キャリールックアヘッド回路）３２と桁上げフラグラッ
チ回路３３からなる。
【００１３】カウンタ回路３０は、例えば秒カウンタ３
０ａ、分カウンタ３０ｂ、時カウンタ３０ｃ、曜日カウ
ンタ３０ｄ、日カウンタ３０ｅ、月カウンタ３０ｆ、及
び年カウンタ３０ｇからなる。バッファ回路３１は、前
記各カウンタ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０
ｅ，３０ｆ，３０ｇに夫々対応するバッファレジスタ３
１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１
ｇからなり、それら各カウンタ３０ａ，３０ｂ，３０
ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデータを個別に
格納し得るようになっている。
０ａ、分カウンタ３０ｂ、時カウンタ３０ｃ、曜日カウ
ンタ３０ｄ、日カウンタ３０ｅ、月カウンタ３０ｆ、及
び年カウンタ３０ｇからなる。バッファ回路３１は、前
記各カウンタ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０
ｅ，３０ｆ，３０ｇに夫々対応するバッファレジスタ３
１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１
ｇからなり、それら各カウンタ３０ａ，３０ｂ，３０
ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデータを個別に
格納し得るようになっている。
【００１４】桁上げ確認回路３２は、秒カウンタ３０ａ
の更新により分や時などの他のカウンタ３０ｂ，３０
ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇに桁上げが発生す
る場合に、その桁上げが終了するまで一時的に待機し、
それから次のステップに進むようになっている。桁上げ
フラグラッチ回路３３は、秒カウンタ３０ａの更新や桁
上げの発生などにより発せられる桁上げ終了信号Ｓ3を
一時的に保持するとともに、ＣＰＵ２に割込み要求信号
Ｓ5を送信するようになっている。
の更新により分や時などの他のカウンタ３０ｂ，３０
ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇに桁上げが発生す
る場合に、その桁上げが終了するまで一時的に待機し、
それから次のステップに進むようになっている。桁上げ
フラグラッチ回路３３は、秒カウンタ３０ａの更新や桁
上げの発生などにより発せられる桁上げ終了信号Ｓ3を
一時的に保持するとともに、ＣＰＵ２に割込み要求信号
Ｓ5を送信するようになっている。
【００１５】符号４は周辺機能部であり、例えばタイマ
４０、シリアルコミュニケーションインターフェイス４
１、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）コントローラ４２、入出力ポート４３からなる。符
号５は第１発振器であり、水晶発振子６（その発振周波
数は例えば１０MHzである。）で発振してなる信号に基
いてＣＰＵ２と周辺機能部４用のシステムクロック信号
を生成する。符号７は第２発振器であり、水晶発振子８
（その発振周波数は例えば３２．７６８kHzである。）
で発振してなる信号に基いてカレンダ・時計機能用回路
３の基本クロック信号Ｓ0を生成する。符号９は分周器
であり、上記クロック信号Ｓ0を１秒パルス、即ち１Hz
の信号Ｓ1に変換する。
４０、シリアルコミュニケーションインターフェイス４
１、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）コントローラ４２、入出力ポート４３からなる。符
号５は第１発振器であり、水晶発振子６（その発振周波
数は例えば１０MHzである。）で発振してなる信号に基
いてＣＰＵ２と周辺機能部４用のシステムクロック信号
を生成する。符号７は第２発振器であり、水晶発振子８
（その発振周波数は例えば３２．７６８kHzである。）
で発振してなる信号に基いてカレンダ・時計機能用回路
３の基本クロック信号Ｓ0を生成する。符号９は分周器
であり、上記クロック信号Ｓ0を１秒パルス、即ち１Hz
の信号Ｓ1に変換する。
【００１６】次に、カウンタ回路３０のデータの読出し
処理に付いて説明する。先ず、第２発振器７から発せら
れてなる基本クロック信号Ｓ0は分周器９で１秒パルス
信号Ｓ1に変換されて秒カウンタ３０ａに入力される。
そのように構成されてなるカウントアップ手段によっ
て、秒カウンタ３０ａのデータがインクリメントされて
更新される。そして、秒カウンタ３０ａからはカウント
アップ信号（イベント発生信号）Ｓ2が出力されて桁上
げ確認回路３２に入力される。このカウントアップ信号
Ｓ2に基いて、分カウンタ３０ｂ、時カウンタ３０ｃ、
曜日カウンタ３０ｄ、日カウンタ３０ｅ、月カウンタ３
０ｆ及び年カウンタ３０ｇの桁上げが適宜行われる。
処理に付いて説明する。先ず、第２発振器７から発せら
れてなる基本クロック信号Ｓ0は分周器９で１秒パルス
信号Ｓ1に変換されて秒カウンタ３０ａに入力される。
そのように構成されてなるカウントアップ手段によっ
て、秒カウンタ３０ａのデータがインクリメントされて
更新される。そして、秒カウンタ３０ａからはカウント
アップ信号（イベント発生信号）Ｓ2が出力されて桁上
げ確認回路３２に入力される。このカウントアップ信号
Ｓ2に基いて、分カウンタ３０ｂ、時カウンタ３０ｃ、
曜日カウンタ３０ｄ、日カウンタ３０ｅ、月カウンタ３
０ｆ及び年カウンタ３０ｇの桁上げが適宜行われる。
【００１７】桁上げが終了したら、桁上げ確認回路３２
から桁上げ終了信号Ｓ3が発せられて桁上げフラグラッ
チ回路３３にラッチされる。同時に桁上げ確認回路３２
からはデータ転送信号Ｓ4が発せられる。この信号Ｓ4に
よって、カウンタ回路３０とバッファ回路３１との間に
設けられてなるゲート群３４の、各カウンタ３０ａ，３
０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇに対応
する個々のゲートが開放される。そのように構成されて
なるデータ転送手段によって、各カウンタ３０ａ，３０
ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデータ
がバッファレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄ，
３１ｅ，３１ｆ，３１ｇに夫々転送される。
から桁上げ終了信号Ｓ3が発せられて桁上げフラグラッ
チ回路３３にラッチされる。同時に桁上げ確認回路３２
からはデータ転送信号Ｓ4が発せられる。この信号Ｓ4に
よって、カウンタ回路３０とバッファ回路３１との間に
設けられてなるゲート群３４の、各カウンタ３０ａ，３
０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇに対応
する個々のゲートが開放される。そのように構成されて
なるデータ転送手段によって、各カウンタ３０ａ，３０
ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデータ
がバッファレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄ，
３１ｅ，３１ｆ，３１ｇに夫々転送される。
【００１８】上述したように桁上げフラグラッチ回路３
３において、桁上げ終了信号Ｓ3がラッチされると、Ｃ
ＰＵ２に対して割込み要求信号Ｓ5が発せられる。ＣＰ
Ｕ２は、この割込み要求信号Ｓ5を受け付けて、バッフ
ァレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，
３１ｆ，３１ｇの読出しプログラムをＲＯＭ４５から読
み出す。そして、ＣＰＵ２はそのプログラムを実行し
て、バッファ回路３１にリード信号Ｓ6を発する。その
ように構成されてなるデータ読出し手段によって、ＣＰ
Ｕ２は、各バッファレジスタ３１ａ，３１ｂ，３１ｃ，
３１ｄ，３１ｅ，３１ｆ，３１ｇのデータＤ0，Ｄ1，Ｄ
2，Ｄ3，Ｄ4，Ｄ5，Ｄ6をデータバス１０に乗せて取り
込む。なお、リード信号Ｓ6により桁上げフラグラッチ
回路３３がクリアされる。上述したデータＤ0，Ｄ1，Ｄ
2，Ｄ3，Ｄ4，Ｄ5，Ｄ6の読出し処理は、秒カウンタ３
０ａのデータが次に更新されるまでに終了するようにな
っている。
３において、桁上げ終了信号Ｓ3がラッチされると、Ｃ
ＰＵ２に対して割込み要求信号Ｓ5が発せられる。ＣＰ
Ｕ２は、この割込み要求信号Ｓ5を受け付けて、バッフ
ァレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，
３１ｆ，３１ｇの読出しプログラムをＲＯＭ４５から読
み出す。そして、ＣＰＵ２はそのプログラムを実行し
て、バッファ回路３１にリード信号Ｓ6を発する。その
ように構成されてなるデータ読出し手段によって、ＣＰ
Ｕ２は、各バッファレジスタ３１ａ，３１ｂ，３１ｃ，
３１ｄ，３１ｅ，３１ｆ，３１ｇのデータＤ0，Ｄ1，Ｄ
2，Ｄ3，Ｄ4，Ｄ5，Ｄ6をデータバス１０に乗せて取り
込む。なお、リード信号Ｓ6により桁上げフラグラッチ
回路３３がクリアされる。上述したデータＤ0，Ｄ1，Ｄ
2，Ｄ3，Ｄ4，Ｄ5，Ｄ6の読出し処理は、秒カウンタ３
０ａのデータが次に更新されるまでに終了するようにな
っている。
【００１９】上記実施例によれば、常にバッファレジス
タ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，
３１ｇにカウントアップや桁上げなどのイベント発生直
後の更新されたデータが格納され、しかもそのデータは
その直後に読み出されるため、その読み出されたデータ
Ｄ0，Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5，Ｄ6より求まる時刻は
常に実際の時刻に一致しているので、データの正当性の
確認を行わずに済み、プログラムの負担軽減を図ること
ができる。
タ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，
３１ｇにカウントアップや桁上げなどのイベント発生直
後の更新されたデータが格納され、しかもそのデータは
その直後に読み出されるため、その読み出されたデータ
Ｄ0，Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5，Ｄ6より求まる時刻は
常に実際の時刻に一致しているので、データの正当性の
確認を行わずに済み、プログラムの負担軽減を図ること
ができる。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、カ
レンダ・時計機能用回路３は、カウンタ回路３０、バッ
ファ回路３１を有しており、イベントが発生してから次
のイベントが発生するまでの間に、各カウンタ３０ａ，
３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデ
ータを対応するバッファレジスタ３１ａ，３１ｂ，３１
ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇを介して同時期に
読み出すことができれば、上記構成に限定されないのは
いうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、カ
レンダ・時計機能用回路３は、カウンタ回路３０、バッ
ファ回路３１を有しており、イベントが発生してから次
のイベントが発生するまでの間に、各カウンタ３０ａ，
３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇのデ
ータを対応するバッファレジスタ３１ａ，３１ｂ，３１
ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇを介して同時期に
読み出すことができれば、上記構成に限定されないのは
いうまでもない。
【００２１】また、ＣＰＵ２の代わりにＤＭＡコントロ
ーラ４２を用い、桁上げフラグラッチ回路３３からの信
号（上記実施例における割込み要求信号Ｓ5に相当す
る。）をＤＭＡコントローラ４２に入力し、それに基い
てＤＭＡコントローラ４２が直接バッファレジスタ３１
ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇ
の各データを読み出し、そのデータをＲＡＭなどに転送
するようにしてもよい。このようにすれば、カウンタの
読出し処理を行っている間も、ＣＰＵ２は別の処理を行
うことができる。
ーラ４２を用い、桁上げフラグラッチ回路３３からの信
号（上記実施例における割込み要求信号Ｓ5に相当す
る。）をＤＭＡコントローラ４２に入力し、それに基い
てＤＭＡコントローラ４２が直接バッファレジスタ３１
ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇ
の各データを読み出し、そのデータをＲＡＭなどに転送
するようにしてもよい。このようにすれば、カウンタの
読出し処理を行っている間も、ＣＰＵ２は別の処理を行
うことができる。
【００２２】さらに、ＣＰＵとカレンダ・時計機能用回
路とを同一ＬＳＩチップに形成した場合に限らず、ＣＰ
Ｕ用のＬＳＩチップの他にカレンダ・時計機能用のＩＣ
チップを設ける場合にも適用可能である。
路とを同一ＬＳＩチップに形成した場合に限らず、ＣＰ
Ｕ用のＬＳＩチップの他にカレンダ・時計機能用のＩＣ
チップを設ける場合にも適用可能である。
【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるカレン
ダ・時計機能用のカウンタ回路に適用した場合について
説明したが、この発明はそれに限定されるものではな
く、カレンダ・時計機能用以外の一般のカウンタ回路に
利用することができる。
なされた発明をその背景となった利用分野であるカレン
ダ・時計機能用のカウンタ回路に適用した場合について
説明したが、この発明はそれに限定されるものではな
く、カレンダ・時計機能用以外の一般のカウンタ回路に
利用することができる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、カウントアップや桁上げ等
のイベント発生直後にバッファレジスタに入力されてな
る更新されたデータを読み出すようになっているため、
その読み出されたデータより求まる時刻は常に実際の時
刻に一致している。従って、データの読込みを２回行っ
てその一致を確認したり、桁上げフラグを参照して桁上
げが起こっていないことを確認する、などのデータの正
当性の確認を行わずに済み、プログラムの負担軽減を図
ることができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、カウントアップや桁上げ等
のイベント発生直後にバッファレジスタに入力されてな
る更新されたデータを読み出すようになっているため、
その読み出されたデータより求まる時刻は常に実際の時
刻に一致している。従って、データの読込みを２回行っ
てその一致を確認したり、桁上げフラグを参照して桁上
げが起こっていないことを確認する、などのデータの正
当性の確認を行わずに済み、プログラムの負担軽減を図
ることができる。
【図１】本発明に係るカウンタ読出し回路の一例を示す
ブロック構成図である。
ブロック構成図である。
２ ＣＰＵ ３ カレンダ・時計機能用回路 ７ 第２発振器（カウントアップ手段） ８ 水晶発振子（カウントアップ手段） ９ 分周器（カウントアップ手段） ３０ カウンタ回路（カウンタ手段） ３０ａ 秒カウンタ ３０ｂ 分カウンタ ３０ｃ 時カウンタ ３０ｄ 曜日カウンタ ３０ｅ 日カウンタ ３０ｆ 月カウンタ ３０ｇ 年カウンタ ３１ バッファ回路（バッファ手段） ３２ 桁上げ確認回路（データ転送手段） ３３ 桁上げフラグラッチ回路（データ読出し手段） ３４ ゲート群（データ転送手段） ４５ ＲＯＭ（データ読出し手段）
Claims (3)
- 【請求項１】 カウント機能を有する複数のカウンタよ
り構成されてなるカウンタ手段と、前記各カウンタに接
続され且つ各カウンタのデータを個別に格納可能なバッ
ファ手段と、単位時間おきに前記カウンタのデータを更
新可能なカウントアップ手段と、そのデータ更新終了後
次のデータ更新前に、各カウンタのデータを前記バッフ
ァ手段に同時又は略同時に転送可能なデータ転送手段と
を備えていることを特徴とするカウンタ読出し回路。 - 【請求項２】 上記そのデータ更新終了後次のデータ更
新前に、上記データ転送手段により転送されてなるデー
タを上記バッファ手段から読み出すデータ読出し手段を
備えていることを特徴とする請求項１記載のカウンタ読
出し回路。 - 【請求項３】 上記カウンタは、秒カウンタ、分カウン
タ、時カウンタ、曜日カウンタ、日カウンタ、月カウン
タ、年カウンタであることを特徴とする請求項１または
２記載のカウンタ読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242695A JPH0798618A (ja) | 1993-09-29 | 1993-09-29 | カウンタ読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242695A JPH0798618A (ja) | 1993-09-29 | 1993-09-29 | カウンタ読出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798618A true JPH0798618A (ja) | 1995-04-11 |
Family
ID=17092871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242695A Withdrawn JPH0798618A (ja) | 1993-09-29 | 1993-09-29 | カウンタ読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11200480B2 (en) | 2018-11-26 | 2021-12-14 | Murata Manufacturing Co., Ltd. | Counter readout circuit |
-
1993
- 1993-09-29 JP JP5242695A patent/JPH0798618A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11200480B2 (en) | 2018-11-26 | 2021-12-14 | Murata Manufacturing Co., Ltd. | Counter readout circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |