JPH0712072B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0712072B2 JPH0712072B2 JP60252667A JP25266785A JPH0712072B2 JP H0712072 B2 JPH0712072 B2 JP H0712072B2 JP 60252667 A JP60252667 A JP 60252667A JP 25266785 A JP25266785 A JP 25266785A JP H0712072 B2 JPH0712072 B2 JP H0712072B2
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- oxide film
- groove
- memory device
- semiconductor memory
- silicon substrate
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置、特に溝型キャパシタを有する
半導体記憶装置の製造方法に関するものである。
半導体記憶装置の製造方法に関するものである。
（従来の技術） 溝型キャパシタを有する半導体記憶装置については特公
昭58-12739号公報に示されるものがあり、蓄積容量を大
きくするためにシリコン基板に溝を堀り、この溝に沿っ
てキャパシタを形成している。
昭58-12739号公報に示されるものがあり、蓄積容量を大
きくするためにシリコン基板に溝を堀り、この溝に沿っ
てキャパシタを形成している。
この溝型キャパシタを有する半導体記憶装置の製造方法
について概説すれば、先ず第３図（ａ）に示されるよう
に、アクテイブ領域11（あるいはフイールド酸化膜12領
域）内の溝形成部13を除く全面にエッチングマスク層を
設ける。しかる後、周知のエッチング技術により、溝形
成部13において露出しているシリコン基板14（あるいは
フイールド酸化膜12）をエッチングし、溝を形成する。
次に第３図（ｂ）のごとく、溝内の表面にキャパシタ酸
化膜層16を設け、さらに多結晶シリコン電極17を形成し
溝型キャパシタを得る。
について概説すれば、先ず第３図（ａ）に示されるよう
に、アクテイブ領域11（あるいはフイールド酸化膜12領
域）内の溝形成部13を除く全面にエッチングマスク層を
設ける。しかる後、周知のエッチング技術により、溝形
成部13において露出しているシリコン基板14（あるいは
フイールド酸化膜12）をエッチングし、溝を形成する。
次に第３図（ｂ）のごとく、溝内の表面にキャパシタ酸
化膜層16を設け、さらに多結晶シリコン電極17を形成し
溝型キャパシタを得る。
（発明が解決しようとする問題点） しかしながら上記方法で得られた溝型キャパシタは、プ
レーナ構造のキャパシタに比べたとき、側面部分のみの
面積増大を図ったもので、充分な電荷蓄積キャパシタ面
積を得られたものではなかった。
レーナ構造のキャパシタに比べたとき、側面部分のみの
面積増大を図ったもので、充分な電荷蓄積キャパシタ面
積を得られたものではなかった。
本発明は、キャパシタの側面部分のみの面積増大に加え
て、溝の底面部分においても電荷蓄積キャパシタ面積の
増大を図る半導体記憶装置の製造方法を提供することを
目的とする。
て、溝の底面部分においても電荷蓄積キャパシタ面積の
増大を図る半導体記憶装置の製造方法を提供することを
目的とする。
（問題点を解決するための手段） 本発明の半導体記憶装置の製造方法においては、溝型キ
ャパシタを形成するに際し、溝形成部内の所定部分を予
めシリコン基板よりエッチングレートの遅い物質で覆
い、エッチング後に溝の底面に凸部を設けることを特徴
とするものである。ここでシリコン基板よりエッチング
レートの遅い物質としては、酸化シリコン膜が最も適当
であり、フィールド酸化膜形成時に同時形成する。
ャパシタを形成するに際し、溝形成部内の所定部分を予
めシリコン基板よりエッチングレートの遅い物質で覆
い、エッチング後に溝の底面に凸部を設けることを特徴
とするものである。ここでシリコン基板よりエッチング
レートの遅い物質としては、酸化シリコン膜が最も適当
であり、フィールド酸化膜形成時に同時形成する。
（作用） 本発明方法によれば、キャパシタ用溝内の底面に凸部を
設け、溝内の電荷蓄積面積を従来に比べさらに増大させ
たため、キャパシタの平面寸法を大きくとることなく大
容量の記憶装置を得ることが可能となる。
設け、溝内の電荷蓄積面積を従来に比べさらに増大させ
たため、キャパシタの平面寸法を大きくとることなく大
容量の記憶装置を得ることが可能となる。
（実施例） 以下、図面に基づいて本発明を説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を示すも
のである。先ず、アクテイブ領域11を周知の酸化膜分離
法によって分離形成するのであるが、このとき溝形成部
13内の所定部分にも同時にフィールド酸化膜12を形成し
ておく（第１図（ａ）及び（ｂ）参照）。次にシリコン
エッチングのマスク層15を全面に被着し、溝形成部13の
マスク層15を除去する（第１図（ｃ）参照）。その後、
周知のドライエッチング法により露出したシリコン基板
14とフイールド酸化膜12を同時にエッチングし、溝形成
部13内のフイールド酸化膜12がすべて除去されるまでエ
ッチングを行い、底面に台状の凸部を有するキャパシタ
用溝を形成する（第１図（ｄ）参照）。
のである。先ず、アクテイブ領域11を周知の酸化膜分離
法によって分離形成するのであるが、このとき溝形成部
13内の所定部分にも同時にフィールド酸化膜12を形成し
ておく（第１図（ａ）及び（ｂ）参照）。次にシリコン
エッチングのマスク層15を全面に被着し、溝形成部13の
マスク層15を除去する（第１図（ｃ）参照）。その後、
周知のドライエッチング法により露出したシリコン基板
14とフイールド酸化膜12を同時にエッチングし、溝形成
部13内のフイールド酸化膜12がすべて除去されるまでエ
ッチングを行い、底面に台状の凸部を有するキャパシタ
用溝を形成する（第１図（ｄ）参照）。
前記エッチングの際の条件のうち、シリコン基板14とフ
イールド酸化膜12のエッチングレート比は、所望のシリ
コンエッチング深さとフイールド酸化膜厚の比以下に保
っておく。例えば、シリコンエッチング深さを３μｍ、
フイールド酸化膜厚を5000Åとすれば、エッチングレー
ト比は6:1以下すなわち5:1あるいは4:1等の条件を選択
する。
イールド酸化膜12のエッチングレート比は、所望のシリ
コンエッチング深さとフイールド酸化膜厚の比以下に保
っておく。例えば、シリコンエッチング深さを３μｍ、
フイールド酸化膜厚を5000Åとすれば、エッチングレー
ト比は6:1以下すなわち5:1あるいは4:1等の条件を選択
する。
しかる後、周知の熱酸化法により前記キャパシタ用溝内
にキャパシタ酸化膜層16を設け、さらに多結晶シリコン
電極17を形成し、溝型キャパシタを有する半導体記憶装
置を得る（第１図（ｅ）参照）。
にキャパシタ酸化膜層16を設け、さらに多結晶シリコン
電極17を形成し、溝型キャパシタを有する半導体記憶装
置を得る（第１図（ｅ）参照）。
第２図（ａ）および（ｂ）は本発明の第２の実施例を示
すものである。前記第１の実施例とほぼ同様であるが、
第２の実施例では溝形成部13内のフイールド酸化膜12が
第２図（ａ）のごとく形成され、エッチング終了後の溝
においては底面に、一側面とその対向側面を連結するス
テップ状の凸部が形成される（第２図（ｂ）参照）。た
だしこの場合、前記凸部の寸法については次の条件が満
たされなければならない。即ち、本発明は従来の溝型キ
ャパシタよりもその溝内表面積が増大することを特徴と
するのだから、第２図（ｂ）中の符号で 2ml−2mk＞０ 従って、溝の仕上り形状においてｌ＞ｋ条件が必須とな
る。
すものである。前記第１の実施例とほぼ同様であるが、
第２の実施例では溝形成部13内のフイールド酸化膜12が
第２図（ａ）のごとく形成され、エッチング終了後の溝
においては底面に、一側面とその対向側面を連結するス
テップ状の凸部が形成される（第２図（ｂ）参照）。た
だしこの場合、前記凸部の寸法については次の条件が満
たされなければならない。即ち、本発明は従来の溝型キ
ャパシタよりもその溝内表面積が増大することを特徴と
するのだから、第２図（ｂ）中の符号で 2ml−2mk＞０ 従って、溝の仕上り形状においてｌ＞ｋ条件が必須とな
る。
（発明の効果） 以上説明したように本発明の製造方法によれば、キャパ
シタ形成領域内の一部に予めシリコン基板よりもエッチ
ングレートの遅い物質の被覆層を形成し、その後シリコ
ン基板及び該被覆層を同時にエッチングするようにした
ため、底面に凸部を有する溝型キャパシタを簡便に形成
することができ、この溝型キャパシタでは30〜40％の電
荷蓄積面積の増大が期待できるため、優れた信号出力特
性や耐雑音・耐アルフア特性を有する半導体記憶装置の
実現が可能となる。
シタ形成領域内の一部に予めシリコン基板よりもエッチ
ングレートの遅い物質の被覆層を形成し、その後シリコ
ン基板及び該被覆層を同時にエッチングするようにした
ため、底面に凸部を有する溝型キャパシタを簡便に形成
することができ、この溝型キャパシタでは30〜40％の電
荷蓄積面積の増大が期待できるため、優れた信号出力特
性や耐雑音・耐アルフア特性を有する半導体記憶装置の
実現が可能となる。
第１図（ａ）及び第１図（ｂ）〜（ｅ）は本発明の第１
の実施例を示す平面図及び断面図、第２図（ａ）及び
（ｂ）は本発明の第２の実施例を示す平面図及び斜視
図、第３図（ａ）及び（ｂ）は従来の溝型キャパシタを
示す平面図及び断面図である。 11……アクテイブ領域、12……フイールド酸化膜、13…
…溝（キャパシタ）形成部、14……シリコン基板、15…
…マスク層、16……キャパシタ酸化膜層、17……多結晶
シリコン電極。
の実施例を示す平面図及び断面図、第２図（ａ）及び
（ｂ）は本発明の第２の実施例を示す平面図及び斜視
図、第３図（ａ）及び（ｂ）は従来の溝型キャパシタを
示す平面図及び断面図である。 11……アクテイブ領域、12……フイールド酸化膜、13…
…溝（キャパシタ）形成部、14……シリコン基板、15…
…マスク層、16……キャパシタ酸化膜層、17……多結晶
シリコン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 Ｇ１１Ｃ 11/34 ３５２ Ｚ
Claims (3)
- 【請求項１】溝型キャパシタを有する半導体記憶装置の
製造に際して、 （ａ）シリコン基板上の溝型キャパシタ形成領域内の一
部に、前記シリコン基板よりエッチングレートの遅い物
質の被覆層を形成する工程と、 （ｂ）前記シリコン基板上の、前記溝型キャパシタ形成
領域を除く他の領域を覆うエッチングマスク層を形成す
る工程と、 （ｃ）前記溝型キャパシタ形成領域内のシリコン基板と
前記被覆層に対して同時にエッチングを行い、底面に段
差部を有する溝を形成する工程と、 （ｄ）形成された溝内部にキャパシタ酸化膜及び電極用
多結晶シリコン層を形成する工程と、 を順次施すことを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】前記シリコン基板よりエッチングレートの
遅い物質は酸化膜層であることを特徴とする特許請求の
範囲第（１）項記載の半導体記憶装置の製造方法。 - 【請求項３】前記酸化膜層は酸化膜分離工程で形成され
るフイールド酸化膜と同時に形成することを特徴とする
特許請求の範囲第（２）項記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252667A JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252667A JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113466A JPS62113466A (ja) | 1987-05-25 |
| JPH0712072B2 true JPH0712072B2 (ja) | 1995-02-08 |
Family
ID=17240553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252667A Expired - Lifetime JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712072B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219551A (ja) * | 1986-03-19 | 1987-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-11-13 JP JP60252667A patent/JPH0712072B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62113466A (ja) | 1987-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |