JPS62113466A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS62113466A JPS62113466A JP60252667A JP25266785A JPS62113466A JP S62113466 A JPS62113466 A JP S62113466A JP 60252667 A JP60252667 A JP 60252667A JP 25266785 A JP25266785 A JP 25266785A JP S62113466 A JPS62113466 A JP S62113466A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分ＩＰ）
本発明は半導体記憶装置、特に溝型キャパシタを有する
半導体記憶装置の製造方法に関するものである。
半導体記憶装置の製造方法に関するものである。
（従来の技術）
溝型キャパシタを有する半導体記憶装置について（よ特
公昭５８−１２７３９号公報に示されるものがあり、蓄
積容量を太き（するためにシリコン基板に溝を堀り、こ
の溝に沿ってキャパシタを形成している。
公昭５８−１２７３９号公報に示されるものがあり、蓄
積容量を太き（するためにシリコン基板に溝を堀り、こ
の溝に沿ってキャパシタを形成している。
この溝型キャパシタを有する半導体記憶装置の製造方法
について概説すれば、先づ第３図（ａ）に示されるよう
に、アクティブ領域１１ （あるいはフィールド酸化膜
１２頻域）内の溝形成部１３を除く全面にエツチングマ
スク層を設ける。しかる後、周知のエツチング技術によ
り、溝形成部１３において露出しているシリコン基板１
４（あるいはフィールド酸化膜１２）をエツチングし、
溝を形成する。次に第３図（ｂ）のごとく、溝内の表面
にキャパシタ酸化膜層１６を設け、さらに多結晶シリコ
ン電極１７を形成し溝型キャパシタを得る。
について概説すれば、先づ第３図（ａ）に示されるよう
に、アクティブ領域１１ （あるいはフィールド酸化膜
１２頻域）内の溝形成部１３を除く全面にエツチングマ
スク層を設ける。しかる後、周知のエツチング技術によ
り、溝形成部１３において露出しているシリコン基板１
４（あるいはフィールド酸化膜１２）をエツチングし、
溝を形成する。次に第３図（ｂ）のごとく、溝内の表面
にキャパシタ酸化膜層１６を設け、さらに多結晶シリコ
ン電極１７を形成し溝型キャパシタを得る。
（発明が解決しようとする問題点）
しかしながら上記、方法で得られた溝型キャパシタは、
プレーナ構造のキャパシタに比べたとき、側面部分のみ
の面積増大を図ったもので、充分な電荷蓄積キャパシタ
面積を得られたものではなかった。
プレーナ構造のキャパシタに比べたとき、側面部分のみ
の面積増大を図ったもので、充分な電荷蓄積キャパシタ
面積を得られたものではなかった。
本発明は、キャパシタの側面部分のみの面積増大に加え
て、溝の底面部分においても電荷蓄積キャパシタ面積の
増大を図る半導体記憶装置の製造方法を提供することを
目的とする。
て、溝の底面部分においても電荷蓄積キャパシタ面積の
増大を図る半導体記憶装置の製造方法を提供することを
目的とする。
（問題点を解決するための手段）
本発明の半導体記憶装置の製造方法においては、溝型キ
ャパシタを形成するに際し、溝形成部内の所定部分を予
めシリコン基板よりエツチングレートの遅い物質で覆い
、エツチング後に溝の底面に凸部を設けることを特徴と
するものである。ここでシリコン基板よりエツチングレ
ートの遅い物質としては、酸化シリコン膜が最も適当で
あり、フィールド酸化膜形成時に同時形成する。
ャパシタを形成するに際し、溝形成部内の所定部分を予
めシリコン基板よりエツチングレートの遅い物質で覆い
、エツチング後に溝の底面に凸部を設けることを特徴と
するものである。ここでシリコン基板よりエツチングレ
ートの遅い物質としては、酸化シリコン膜が最も適当で
あり、フィールド酸化膜形成時に同時形成する。
（作 用）
本発明方法によれば、キャパシタ用溝内の底面に凸部を
設け、溝内の電荷蓄積面積を従来に比へさらに増大させ
たため、キャパシタの平面寸法を大きくとることなく大
容旦の記憶装置を得ることが可能となる。
設け、溝内の電荷蓄積面積を従来に比へさらに増大させ
たため、キャパシタの平面寸法を大きくとることなく大
容旦の記憶装置を得ることが可能となる。
（実 施 例）
以下、図面に基づいて本発明を説明する。
第１図（ａｌ〜（６）ば本発明の第１の実施例を示すも
のである。先づ、アクティブ領域１１を周知の酸化膜分
離法によって分離形成するのであるが、このとき溝形成
部１３内の所定部分にも同時にフィールド酸化膜１２を
形成しておく （第１図（ａＪ及び（ｂｌ参照）。次に
シリコンエツチングのマスク層１５を全面に被着し、溝
形成部１３のマスク層１５を除去する（第１図（ｅ）参
照）。その後、周知のドライエツチング法により露出し
たシリコン基板１４とフィールド酸化膜１２を同時にエ
ツチングし、溝形成部１３内のフィールド酸化膜１２が
すべて除去されるまでエツチングを行い、底面に台状の
凸部を有するキャパシタ用溝を形成する（第１図（ｄｌ
参照）。
のである。先づ、アクティブ領域１１を周知の酸化膜分
離法によって分離形成するのであるが、このとき溝形成
部１３内の所定部分にも同時にフィールド酸化膜１２を
形成しておく （第１図（ａＪ及び（ｂｌ参照）。次に
シリコンエツチングのマスク層１５を全面に被着し、溝
形成部１３のマスク層１５を除去する（第１図（ｅ）参
照）。その後、周知のドライエツチング法により露出し
たシリコン基板１４とフィールド酸化膜１２を同時にエ
ツチングし、溝形成部１３内のフィールド酸化膜１２が
すべて除去されるまでエツチングを行い、底面に台状の
凸部を有するキャパシタ用溝を形成する（第１図（ｄｌ
参照）。
前記エツチングの際の条件のうち、シリコン基板１４と
フィールド酸化膜１２のエツチングレート比は、所望の
シリコンエツチング深さとフィールド酸化膜厚の比以下
に保っておく。例えば、シリコンエツチング深さを３μ
ｍ１フイールド酸化膜厚を５０００人とすれば、エツチ
ングレート比は６： １以下すなわち５： １あるいは
４： １等の条件を選択する。
フィールド酸化膜１２のエツチングレート比は、所望の
シリコンエツチング深さとフィールド酸化膜厚の比以下
に保っておく。例えば、シリコンエツチング深さを３μ
ｍ１フイールド酸化膜厚を５０００人とすれば、エツチ
ングレート比は６： １以下すなわち５： １あるいは
４： １等の条件を選択する。
しかる後、周知の熱酸化法により前記キャパシタ用溝内
にキャパシタ酸化膜層１６を設け、さらに多結晶シリコ
ン電極１７を形成し、溝型キャパシタを有する半導体記
憶装置を得る（第１図ｔｅｌ参照）。
にキャパシタ酸化膜層１６を設け、さらに多結晶シリコ
ン電極１７を形成し、溝型キャパシタを有する半導体記
憶装置を得る（第１図ｔｅｌ参照）。
第２図（ａ）および（ｂ）は本発明の第２の実施例を示
すものである。前記第１の実施例とほぼ同様であるが、
第２の実施例では溝形成部１３内のフィールド酸化Ｗｊ
４１２が第２図（ａｌのごどく形成され、エツチング終
了後の溝においては底面に、−側面とその対向側面を連
結するステップ状の凸部が形成される（第２図（ｂ）参
照）。ただしこの場合、前記凸部の寸法については次の
条件が満たされなければならない。即ち、本発明は従来
の溝型キャパシタよりもその溝内表面積が増大すること
を特徴とするのだから、第２図（ｂ）中の符号で２ ｍ
＃ −２ｍｋ＞ ０ 従って、溝の仕上り形状においてｊ）ｋ条件が必須とな
る。
すものである。前記第１の実施例とほぼ同様であるが、
第２の実施例では溝形成部１３内のフィールド酸化Ｗｊ
４１２が第２図（ａｌのごどく形成され、エツチング終
了後の溝においては底面に、−側面とその対向側面を連
結するステップ状の凸部が形成される（第２図（ｂ）参
照）。ただしこの場合、前記凸部の寸法については次の
条件が満たされなければならない。即ち、本発明は従来
の溝型キャパシタよりもその溝内表面積が増大すること
を特徴とするのだから、第２図（ｂ）中の符号で２ ｍ
＃ −２ｍｋ＞ ０ 従って、溝の仕上り形状においてｊ）ｋ条件が必須とな
る。
（発明の効果）
以上説明したように本発明の製造方法によれば、キャパ
シタ形成領域内の一部に予めシリコン基板よりもエツチ
ングレートの遅い物質の被覆層を形成し、その後シリコ
ン基板及び該被覆層を同時にエツチングするようにした
ため、底面に凸部を有する溝型キャパシタを簡便に形成
することができ、この溝型キャパシタでは３０〜４０％
の電荷蓄積面積の増大が期待できるため、優れた信号出
力特性や耐雑音・ηノアルファ特性を有する半導体記憶
装置の実現が可能となる。
シタ形成領域内の一部に予めシリコン基板よりもエツチ
ングレートの遅い物質の被覆層を形成し、その後シリコ
ン基板及び該被覆層を同時にエツチングするようにした
ため、底面に凸部を有する溝型キャパシタを簡便に形成
することができ、この溝型キャパシタでは３０〜４０％
の電荷蓄積面積の増大が期待できるため、優れた信号出
力特性や耐雑音・ηノアルファ特性を有する半導体記憶
装置の実現が可能となる。
第１図（ａｌ及び第１図（ｂｌ〜（ｅｌは本発明の第１
の実施例を示す平面図及び断面図、第２図（ａｌ及び（
ｂｌは本発明の第２の実施例を示す平面図及び斜視図、
第３図（ａｌ及び（ｂｌは従来の溝型キャパシタを示す
平面図及び断面図である。 １１ ・アクティブ領域、１２・・・フィールド酸化膜
、１３・・・溝（キャパシタ）形成部、１４・・シリコ
ン基板、１５・マスク層、１６・・・キャパシタ酸化膜
層、１７・・多結晶シリコン電極。 第 ２ 凶 ０リ 一
の実施例を示す平面図及び断面図、第２図（ａｌ及び（
ｂｌは本発明の第２の実施例を示す平面図及び斜視図、
第３図（ａｌ及び（ｂｌは従来の溝型キャパシタを示す
平面図及び断面図である。 １１ ・アクティブ領域、１２・・・フィールド酸化膜
、１３・・・溝（キャパシタ）形成部、１４・・シリコ
ン基板、１５・マスク層、１６・・・キャパシタ酸化膜
層、１７・・多結晶シリコン電極。 第 ２ 凶 ０リ 一
Claims (3)
- （１）溝型キャパシタを有する半導体記憶装置の製造に
際して、 （ａ）シリコン基板上の溝型キャパシタ形成領域内の一
部に、前記シリコン基板よりエッチングレートの遅い物
質の被覆層を形成する工程と、 （ｂ）前記溝型キャパシタ形成領域を除く他の領域を覆
うエッチングマスク層を形成する工程と、 （ｃ）前記溝型キャパシタ形成領域内のシリコン基板と
前記被覆層に対して同時にエッチングを行い、底面に凸
部を有する溝を形成する工程と、 （ｄ）形成された溝内部にキャパシタ酸化膜及び電極用
多結晶シリコン層を形成する工程と、を順次施すことを
特徴とする半導体記憶装置の製造方法。 - （２）前記シリコン基板よりエッチングレートの遅い物
質は酸化膜層であることを特徴とする特許請求の範囲第
（１）項記載の半導体記憶装置の製造方法。 - （３）前記酸化膜層は酸化膜分離工程で形成されるフィ
ールド酸化膜と同時に形成することを特徴とする特許請
求の範囲第（２）項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252667A JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252667A JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113466A true JPS62113466A (ja) | 1987-05-25 |
| JPH0712072B2 JPH0712072B2 (ja) | 1995-02-08 |
Family
ID=17240553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252667A Expired - Lifetime JPH0712072B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712072B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219551A (ja) * | 1986-03-19 | 1987-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-11-13 JP JP60252667A patent/JPH0712072B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219551A (ja) * | 1986-03-19 | 1987-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0712072B2 (ja) | 1995-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |