JPH07122568A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07122568A JPH07122568A JP28991793A JP28991793A JPH07122568A JP H07122568 A JPH07122568 A JP H07122568A JP 28991793 A JP28991793 A JP 28991793A JP 28991793 A JP28991793 A JP 28991793A JP H07122568 A JPH07122568 A JP H07122568A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- protective film
- self
- raised portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 表面に形成された保護膜にクラックが発生す
ることを防止し、信頼性の向上が図れる半導体装置及び
その製造方法を提供する。 【構成】 アルミ電極４の膜をセルフアライメントエッ
チングして電極配線した後に、酸化ケイ素３のサイドウ
ォールの尖起部を除去し、その表面に保護膜５を形成す
る。このように、サイドウォールの尖起部を除去するこ
とにより、その表面に保護膜５を平坦かつ一様に形成す
ることができ、保護膜５におけるクラックの発生が抑え
られる。
ることを防止し、信頼性の向上が図れる半導体装置及び
その製造方法を提供する。 【構成】 アルミ電極４の膜をセルフアライメントエッ
チングして電極配線した後に、酸化ケイ素３のサイドウ
ォールの尖起部を除去し、その表面に保護膜５を形成す
る。このように、サイドウォールの尖起部を除去するこ
とにより、その表面に保護膜５を平坦かつ一様に形成す
ることができ、保護膜５におけるクラックの発生が抑え
られる。
Description
【０００１】
【産業上の利用分野】本発明は、セルフアライメントエ
ッチングによって電極配線されて製造された半導体装置
及びその製造方法に関する。
ッチングによって電極配線されて製造された半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来から、この種の半導体装置の製造方
法としては、セルフアライメント方法を用いた方法があ
る。素子形成工程を終えた後、このセルフアライメント
方法を用いて配線工程を行う場合について図３を用いて
説明する。同図（ａ）に示すように、シリコン基板１上
にポリシリコン膜２を形成し、（ｂ）に示すように、後
述のセルフアライメントエッチングするためにポリシリ
コン膜２をパターニングする。その上から、（ｃ）に示
すように、酸化ケイ素３を堆積させ、（ｄ）に示すよう
に、異方性エッチングによりポリシリコン膜２の側端面
部に酸化ケイ素３のサイドウォールを形成する。
法としては、セルフアライメント方法を用いた方法があ
る。素子形成工程を終えた後、このセルフアライメント
方法を用いて配線工程を行う場合について図３を用いて
説明する。同図（ａ）に示すように、シリコン基板１上
にポリシリコン膜２を形成し、（ｂ）に示すように、後
述のセルフアライメントエッチングするためにポリシリ
コン膜２をパターニングする。その上から、（ｃ）に示
すように、酸化ケイ素３を堆積させ、（ｄ）に示すよう
に、異方性エッチングによりポリシリコン膜２の側端面
部に酸化ケイ素３のサイドウォールを形成する。
【０００３】次に、（ｅ）に示すように、上述したパタ
ーニングされたポリシリコン膜２をエッチングすること
により、酸化ケイ素３のサイドウォールに尖起部を形成
する。その上から、（ｆ）に示すように、アルミ電極４
の膜を形成し、さらに、アルミ電極４の膜の上に不図示
のレジストを塗布し、（ｇ）に示すように、アルミ電極
４の膜をセルフアライメントエッチングして電極配線す
る。その表面に、（ｈ）に示すように、保護膜５を形成
する。図４は、上記工程を実施することにより製造され
た半導体装置を示す。
ーニングされたポリシリコン膜２をエッチングすること
により、酸化ケイ素３のサイドウォールに尖起部を形成
する。その上から、（ｆ）に示すように、アルミ電極４
の膜を形成し、さらに、アルミ電極４の膜の上に不図示
のレジストを塗布し、（ｇ）に示すように、アルミ電極
４の膜をセルフアライメントエッチングして電極配線す
る。その表面に、（ｈ）に示すように、保護膜５を形成
する。図４は、上記工程を実施することにより製造され
た半導体装置を示す。
【０００４】
【発明が解決しようとする課題】このような従来のセル
フアライメント方法を用いた製造方法においては、酸化
ケイ素３のサイドウォールに尖起部があるので、その表
面に保護膜５を形成させたときに、尖起部の段差により
尖起部の周辺に保護膜５が付きにくく、保護膜５の薄い
部分が形成されやすい。そのため、その薄い部分にクラ
ックが入りやすく、半導体装置の信頼性を低下させると
いった問題がある。また、サイドウォールに尖起部があ
る場合、保護膜５の形状に影響を与えて保護膜５が湾曲
し、熱膨張係数の差による応力がその湾曲部にかかり、
尖起部付近の保護膜５にクラックが入りやすく、半導体
装置の信頼性を低下させるといった問題がある。さら
に、保護膜５の平坦性が悪いので、多層配線構造にする
ことが困難である。
フアライメント方法を用いた製造方法においては、酸化
ケイ素３のサイドウォールに尖起部があるので、その表
面に保護膜５を形成させたときに、尖起部の段差により
尖起部の周辺に保護膜５が付きにくく、保護膜５の薄い
部分が形成されやすい。そのため、その薄い部分にクラ
ックが入りやすく、半導体装置の信頼性を低下させると
いった問題がある。また、サイドウォールに尖起部があ
る場合、保護膜５の形状に影響を与えて保護膜５が湾曲
し、熱膨張係数の差による応力がその湾曲部にかかり、
尖起部付近の保護膜５にクラックが入りやすく、半導体
装置の信頼性を低下させるといった問題がある。さら
に、保護膜５の平坦性が悪いので、多層配線構造にする
ことが困難である。
【０００５】本発明は、上述した問題点を解決するため
になされたもので、セルフアライメントエッチングした
後にサイドウォールの尖起部を除去することにより、表
面に保護膜又は層間膜を平坦かつ一様に形成することが
でき、クラックの発生が抑えられ、信頼性の向上が図れ
る半導体装置及びその製造方法を提供することを目的と
する。
になされたもので、セルフアライメントエッチングした
後にサイドウォールの尖起部を除去することにより、表
面に保護膜又は層間膜を平坦かつ一様に形成することが
でき、クラックの発生が抑えられ、信頼性の向上が図れ
る半導体装置及びその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、基板上に、セルフアライメントエ
ッチングするためのパターニングされた膜とこの膜の側
端面部に形成されたサイドウォールとが搭載され、セル
フアライメントによって電極配線された半導体装置にお
いて、上記サイドウォールは尖起部形状を有しないもの
である。請求項２の発明は、セルフアライメントエッチ
ングするためのパターニングされた膜の側端面部にサイ
ドウォールを形成する工程と、上記サイドウォールに尖
起部を形成する工程と、上記パターニングされた膜及び
上記尖起部を持ったサイドウォールの上に形成された電
極膜の上にレジストを塗布しセルフアライメントエッチ
ングして電極配線する工程と、上記サイドウォールの尖
起部を除去する工程と、上記尖起部を除去された後の表
面に保護膜又は層間膜を形成する工程とを有した半導体
装置の製造方法である。
に請求項１の発明は、基板上に、セルフアライメントエ
ッチングするためのパターニングされた膜とこの膜の側
端面部に形成されたサイドウォールとが搭載され、セル
フアライメントによって電極配線された半導体装置にお
いて、上記サイドウォールは尖起部形状を有しないもの
である。請求項２の発明は、セルフアライメントエッチ
ングするためのパターニングされた膜の側端面部にサイ
ドウォールを形成する工程と、上記サイドウォールに尖
起部を形成する工程と、上記パターニングされた膜及び
上記尖起部を持ったサイドウォールの上に形成された電
極膜の上にレジストを塗布しセルフアライメントエッチ
ングして電極配線する工程と、上記サイドウォールの尖
起部を除去する工程と、上記尖起部を除去された後の表
面に保護膜又は層間膜を形成する工程とを有した半導体
装置の製造方法である。
【０００７】
【作用】上記の構成乃至方法によれば、セルフアライメ
ントエッチングして電極配線した後にサイドウォールの
尖起部を除去し、その表面に保護膜又は層間膜を形成す
る。このように、サイドウォールの尖起部を除去するこ
とにより、その表面に保護膜又は層間膜を平坦かつ一様
に形成することができ、保護膜又は層間膜におけるクラ
ックの発生を抑えることができる。
ントエッチングして電極配線した後にサイドウォールの
尖起部を除去し、その表面に保護膜又は層間膜を形成す
る。このように、サイドウォールの尖起部を除去するこ
とにより、その表面に保護膜又は層間膜を平坦かつ一様
に形成することができ、保護膜又は層間膜におけるクラ
ックの発生を抑えることができる。
【０００８】
【実施例】以下、本発明を具体化した一実施例について
図１及び図２を参照して説明する。図１は本実施例によ
る半導体装置の製造方法を示す。同図において、（ａ）
乃至（ｇ）の工程は、上記従来例で述べた図３（ａ）乃
至（ｇ）の工程と同様である。図１（ｇ）において、セ
ルフアライメントエッチングした後、（ｈ）に示すよう
に、酸化ケイ素３のサイドウォールの尖起部を除去す
る。その後、（ｉ）に示すように、表面に保護膜５を形
成する。なお、図１（ｆ）及び図３（ｆ）に示したアル
ミ電極４の膜の上に不図示のレジストを塗布したとき、
サイドウォールの尖起部上のみレジストが薄くなり、尖
起部上のみレジストを選択的に除去しやすくなるので、
その選択的に除去されたレジストによりセルフアライメ
ントエッチングすることが可能となる。
図１及び図２を参照して説明する。図１は本実施例によ
る半導体装置の製造方法を示す。同図において、（ａ）
乃至（ｇ）の工程は、上記従来例で述べた図３（ａ）乃
至（ｇ）の工程と同様である。図１（ｇ）において、セ
ルフアライメントエッチングした後、（ｈ）に示すよう
に、酸化ケイ素３のサイドウォールの尖起部を除去す
る。その後、（ｉ）に示すように、表面に保護膜５を形
成する。なお、図１（ｆ）及び図３（ｆ）に示したアル
ミ電極４の膜の上に不図示のレジストを塗布したとき、
サイドウォールの尖起部上のみレジストが薄くなり、尖
起部上のみレジストを選択的に除去しやすくなるので、
その選択的に除去されたレジストによりセルフアライメ
ントエッチングすることが可能となる。
【０００９】図２は上記製造方法によって製造された半
導体装置を示す。上述したように、サイドウォールが尖
起部形状を有しないようにしたので、その上に形成する
保護膜５（又は層間膜）への影響が少なくなり、保護膜
５（又は層間膜）にクラックが発生することを抑えるこ
とができ、信頼性が高く、性能の良い半導体装置が得ら
れる。また、保護膜や層間膜が平坦性に優れたものとな
るので、多層配線構造にすることが容易となる。
導体装置を示す。上述したように、サイドウォールが尖
起部形状を有しないようにしたので、その上に形成する
保護膜５（又は層間膜）への影響が少なくなり、保護膜
５（又は層間膜）にクラックが発生することを抑えるこ
とができ、信頼性が高く、性能の良い半導体装置が得ら
れる。また、保護膜や層間膜が平坦性に優れたものとな
るので、多層配線構造にすることが容易となる。
【００１０】
【発明の効果】以上のように本発明によれば、セルフア
ライメントエッチングして電極配線した後に、サイドウ
ォールの尖起部を除去するようにしたので、その後の工
程で保護膜又は層間膜を平坦かつ一様に形成することが
可能となり、保護膜又は層間膜におけるクラック発生が
抑えられ、信頼性の高い半導体装置が得られる。また、
保護膜や層間膜が平坦性に優れているので、多層配線と
することも容易に可能となる。
ライメントエッチングして電極配線した後に、サイドウ
ォールの尖起部を除去するようにしたので、その後の工
程で保護膜又は層間膜を平坦かつ一様に形成することが
可能となり、保護膜又は層間膜におけるクラック発生が
抑えられ、信頼性の高い半導体装置が得られる。また、
保護膜や層間膜が平坦性に優れているので、多層配線と
することも容易に可能となる。
【図１】本発明の一実施例による半導体装置の製造方法
を示した図である。
を示した図である。
【図２】本実施例による半導体装置の断面図である。
【図３】従来の半導体装置の製造方法を示した図であ
る。
る。
【図４】従来の半導体装置の断面図である。
１ シリコン基板 ２ ポリシリコン膜 ３ 酸化ケイ素 ４ アルミ電極 ５ 保護膜
Claims (2)
- 【請求項１】 基板上に、セルフアライメントエッチン
グするためのパターニングされた膜とこの膜の側端面部
に形成されたサイドウォールとが搭載され、セルフアラ
イメントによって電極配線された半導体装置において、 上記サイドウォールは尖起部形状を有しないことを特徴
とした半導体装置。 - 【請求項２】 セルフアライメントエッチングするため
のパターニングされた膜の側端面部にサイドウォールを
形成する工程と、上記サイドウォールに尖起部を形成す
る工程と、上記パターニングされた膜及び上記尖起部を
持ったサイドウォールの上に形成された電極膜の上にレ
ジストを塗布しセルフアライメントエッチングして電極
配線する工程と、上記サイドウォールの尖起部を除去す
る工程と、上記尖起部を除去された後の表面に保護膜又
は層間膜を形成する工程とを有したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28991793A JPH07122568A (ja) | 1993-10-25 | 1993-10-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28991793A JPH07122568A (ja) | 1993-10-25 | 1993-10-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122568A true JPH07122568A (ja) | 1995-05-12 |
Family
ID=17749440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28991793A Withdrawn JPH07122568A (ja) | 1993-10-25 | 1993-10-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2776127A1 (fr) * | 1998-02-20 | 1999-09-17 | Mitel Corp | Eclateur pour circuits integres mis sous module de facon hermetique |
-
1993
- 1993-10-25 JP JP28991793A patent/JPH07122568A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2776127A1 (fr) * | 1998-02-20 | 1999-09-17 | Mitel Corp | Eclateur pour circuits integres mis sous module de facon hermetique |
| US6355958B1 (en) | 1998-02-20 | 2002-03-12 | Mitel Corporation | Spark gap for hermetically packaged integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
| JP3993820B2 (ja) | 半導体素子の素子分離膜の形成方法 | |
| US4039358A (en) | Method of manufacturing an insulated gate type field effect semiconductor device | |
| JP4319809B2 (ja) | 半導体装置の製造方法 | |
| JPH07122568A (ja) | 半導体装置及びその製造方法 | |
| JPH09181069A (ja) | 半導体装置の素子分離方法 | |
| US6383936B1 (en) | Method for removing black silicon in semiconductor fabrication | |
| JPH0621020A (ja) | 半導体装置の製造方法 | |
| JPS61119056A (ja) | 半導体装置の製造方法 | |
| JP2722518B2 (ja) | 半導体装置の製造方法 | |
| JPH06163528A (ja) | 半導体装置の製造方法 | |
| JPH1012868A (ja) | 半導体装置及びその製造方法 | |
| JPH05299440A (ja) | 半導体装置の製造方法 | |
| JPH11135608A (ja) | 半導体装置の製造方法 | |
| JPH08107112A (ja) | 半導体装置の配線形成方法 | |
| JPH05251574A (ja) | コンタクト窓における段差被覆性改善方法 | |
| JPH05129253A (ja) | 半導体装置の製造方法 | |
| JPH04271163A (ja) | 半導体装置の製造方法 | |
| JPH0786256A (ja) | 半導体装置の製造方法 | |
| JPS61154143A (ja) | 半導体装置の製造方法 | |
| JPH05291243A (ja) | 半導体装置の製造方法 | |
| JPS62262441A (ja) | 半導体装置の製造方法 | |
| JPH03123041A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH06163513A (ja) | 半導体装置の製造方法 | |
| JPH07201968A (ja) | 素子分離領域の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |