JPH07122814B2 - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
- Publication number
- JPH07122814B2 JPH07122814B2 JP22525486A JP22525486A JPH07122814B2 JP H07122814 B2 JPH07122814 B2 JP H07122814B2 JP 22525486 A JP22525486 A JP 22525486A JP 22525486 A JP22525486 A JP 22525486A JP H07122814 B2 JPH07122814 B2 JP H07122814B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- bit processor
- memory
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は１ビットプロセッサとマルチビットプロセッサ
（一般には８ビットプロセッサ又は16ビットプロセッ
サ）とを組合わせてなるシーケンスコントローラに関す
るものである。
（一般には８ビットプロセッサ又は16ビットプロセッ
サ）とを組合わせてなるシーケンスコントローラに関す
るものである。
従来の技術 １ビットプロセッサを用いたシーケンスコントローラ
は、演算命令の処理や複雑な判断を苦手とする一方、マ
ルチビットプロセッサを用いたシーケンスコントローラ
は、シーケンス命令実行のためのステップ数が１ビット
プロセッサの場合の２〜３倍となり、処理時間が長くか
かるという問題がある。
は、演算命令の処理や複雑な判断を苦手とする一方、マ
ルチビットプロセッサを用いたシーケンスコントローラ
は、シーケンス命令実行のためのステップ数が１ビット
プロセッサの場合の２〜３倍となり、処理時間が長くか
かるという問題がある。
そこで両者の長所を併せ持つように、１ビットプロセッ
サとマルチビットプロセッサとを組合わせてシーケンス
コントローラを構成することが試みられている。第２図
はこのようなシーケンスコントローラの従来例を示す。
サとマルチビットプロセッサとを組合わせてシーケンス
コントローラを構成することが試みられている。第２図
はこのようなシーケンスコントローラの従来例を示す。
この従来例は、１ビットプロセッサａと８ビットプロセ
ッサとを組合わせ、１ビットプロセッサａの出力部と８
ビットプロセッサのデータバスｂとの間に、１ワード１
ビットのI/OメモリM0,…,M7を８個配している。各I/Oメ
モリM0,…,M7はOOH〜FFHの番地を持ち、１ビットプロセ
ッサａからの出力データはアドレッシングされたI/Oメ
モリの所定番地に書き込まれ、次いで各I/Oメモリの相
対応する番地のデータ（８個のI/Oメモリに記憶された
データで、前記出力データも含まれる。）が同時にデー
タバスｂに出力される。
ッサとを組合わせ、１ビットプロセッサａの出力部と８
ビットプロセッサのデータバスｂとの間に、１ワード１
ビットのI/OメモリM0,…,M7を８個配している。各I/Oメ
モリM0,…,M7はOOH〜FFHの番地を持ち、１ビットプロセ
ッサａからの出力データはアドレッシングされたI/Oメ
モリの所定番地に書き込まれ、次いで各I/Oメモリの相
対応する番地のデータ（８個のI/Oメモリに記憶された
データで、前記出力データも含まれる。）が同時にデー
タバスｂに出力される。
発明が解決しようとする問題点 ところで上記従来例によると、１つのシーケンス命令を
実行するときに、１ビットプロセッサからの出力データ
をアドレッシングされたI/Oメモリに書き込むためのア
クセスタイムと、各I/Oメモリのデータをパラレルにデ
ータバスに出力するためのアクセスタイムとが必要であ
って、命令実行時間が１ビットプロセッサを用いたシー
ケンスコントローラに比較して長くなるという問題があ
った。
実行するときに、１ビットプロセッサからの出力データ
をアドレッシングされたI/Oメモリに書き込むためのア
クセスタイムと、各I/Oメモリのデータをパラレルにデ
ータバスに出力するためのアクセスタイムとが必要であ
って、命令実行時間が１ビットプロセッサを用いたシー
ケンスコントローラに比較して長くなるという問題があ
った。
問題点を解決するための手段 本発明は上記問題点を解決するため、１ビットプロセッ
サとマルチビットプロセッサとを組合わせてなるシーケ
ンスコントローラにおいて、１ビットプロセッサの出力
部とマルチビットプロセッサのデータバスとの間に、デ
ータバスのビット数に相当する個数の１ワード１ビット
のI/Oメモリ及び同数の出力制御ゲート回路を配し、１
ビットプロセッサの出力部を各I/Oメモリ及び各出力制
御ゲート回路に接続する一方、各I/Oメモリのデータ出
力部を各出力制御ゲート回路に接続し、且つ各出力制御
ゲート回路の出力部をデータバスに接続し、１ビットプ
ロセッサからの出力データをアドレッシングされたI/O
メモリの所定番地に書き込み、これと同時に前記出力デ
ータを他のI/Oメモリの前記所定番地に対応する番地に
記憶されているデータと共に前記データバスに出力する
ように構成したことを特徴とする。
サとマルチビットプロセッサとを組合わせてなるシーケ
ンスコントローラにおいて、１ビットプロセッサの出力
部とマルチビットプロセッサのデータバスとの間に、デ
ータバスのビット数に相当する個数の１ワード１ビット
のI/Oメモリ及び同数の出力制御ゲート回路を配し、１
ビットプロセッサの出力部を各I/Oメモリ及び各出力制
御ゲート回路に接続する一方、各I/Oメモリのデータ出
力部を各出力制御ゲート回路に接続し、且つ各出力制御
ゲート回路の出力部をデータバスに接続し、１ビットプ
ロセッサからの出力データをアドレッシングされたI/O
メモリの所定番地に書き込み、これと同時に前記出力デ
ータを他のI/Oメモリの前記所定番地に対応する番地に
記憶されているデータと共に前記データバスに出力する
ように構成したことを特徴とする。
作用 上記構成によれば、１ビットプロセッサからの出力デー
タをアドレッシングされたI/Oメモリに書き込むこと
と、この出力データを含むパラレルデータをデータバス
に出力することとを同時に実行できるので、従来例に比
較して、シーケンス命令の実行時間を半減することがで
きる。
タをアドレッシングされたI/Oメモリに書き込むこと
と、この出力データを含むパラレルデータをデータバス
に出力することとを同時に実行できるので、従来例に比
較して、シーケンス命令の実行時間を半減することがで
きる。
実施例 図示する実施例は８ビットプロセッサを備えた汎用のマ
イコン１と１ビットプロセッサ２とを組合わせてシーケ
ンスコントローラを主構成している。
イコン１と１ビットプロセッサ２とを組合わせてシーケ
ンスコントローラを主構成している。
１ビットプロセッサ２の出力部とマイコン１のデータバ
ス３との間には８個のI/OメモリM0,M1,…,M7及び夫々の
I/Oメモリに対応する出力制御ゲート回路G0,G1,…,G7が
配設されている。前記I/Oメモリは１ワード１ビットタ
イプのもので夫々OOH〜FFHの番地を有し、例えば256ビ
ットランダムアクセスメモリを用いればよい。このI/O
メモリはデコーダ回路を含んでいる。
ス３との間には８個のI/OメモリM0,M1,…,M7及び夫々の
I/Oメモリに対応する出力制御ゲート回路G0,G1,…,G7が
配設されている。前記I/Oメモリは１ワード１ビットタ
イプのもので夫々OOH〜FFHの番地を有し、例えば256ビ
ットランダムアクセスメモリを用いればよい。このI/O
メモリはデコーダ回路を含んでいる。
前記出力制御ゲート回路G0,G1,…,G7は、第１図に示す
ように、第１アンドゲートAND I、第２アンドゲートAND
II及びオワゲードORから構成されている。
ように、第１アンドゲートAND I、第２アンドゲートAND
II及びオワゲードORから構成されている。
前記１ビットプロセッサ２は、入出力が１ビットのもの
で、１ビット・アキュムレータであるリザルト・レジス
タを備えている。
で、１ビット・アキュムレータであるリザルト・レジス
タを備えている。
マイコン１側のプログラム４から１ビットプロセッサ２
にはオペレーションコード５が与えられ、これに基き１
ビットプロセッサ２が命令を実行する。又前記プログラ
ム４から11ビットのアドレスデータ６が１ビットプロセ
ッサ２の出力制御部に与えられる。アドレスデータ６の
下位３ビットA0、A1、A2はアドレスデコーダ７でY0,…,
Y7にデコーダされ、８個のI/OメモリM0,M1,…,M7の内の
１つをアドレッシングする。アドレスデータ６の上位８
ビットA3,…,A10は各I/OメモリM0,M1,…,M7に対し、夫
々の相対応する番地を指定する。
にはオペレーションコード５が与えられ、これに基き１
ビットプロセッサ２が命令を実行する。又前記プログラ
ム４から11ビットのアドレスデータ６が１ビットプロセ
ッサ２の出力制御部に与えられる。アドレスデータ６の
下位３ビットA0、A1、A2はアドレスデコーダ７でY0,…,
Y7にデコーダされ、８個のI/OメモリM0,M1,…,M7の内の
１つをアドレッシングする。アドレスデータ６の上位８
ビットA3,…,A10は各I/OメモリM0,M1,…,M7に対し、夫
々の相対応する番地を指定する。
１ビットプロセッサ２の出力は各I/OメモリM0,M1,…,M7
のデータインプット端子DINに入力されると共に、各出
力制御ゲート回路G0,G1,…,G7の第１アンドゲートAND I
に入力される。他方、I/OメモリM0,M1,…,M7からの出力
データはデータアウトプット端子DOUTより各出力制御ゲ
ート回路G0,G1,…,G7の第２アンドゲートAND IIに入力
される。第１アンドゲートAND Iと第２アンドゲートAND
IIとはオワゲートORを介してデータバス３に接続され
ている。
のデータインプット端子DINに入力されると共に、各出
力制御ゲート回路G0,G1,…,G7の第１アンドゲートAND I
に入力される。他方、I/OメモリM0,M1,…,M7からの出力
データはデータアウトプット端子DOUTより各出力制御ゲ
ート回路G0,G1,…,G7の第２アンドゲートAND IIに入力
される。第１アンドゲートAND Iと第２アンドゲートAND
IIとはオワゲートORを介してデータバス３に接続され
ている。
アドレスコーダ７でデコーダされたアドレッシング信号
Y0,Y1,…,Y7は、ノットゲートNOTを介して、各I/Oメモ
リM0,M1,…,M7のアウトプットイネーブル端子OE及び各
第１アンドゲートAND Iに入力される一方、直接、各I/O
メモリM0,M1,…,M7のライトイネーブル端子WE及び各第
２アンドゲートAND IIに入力される。
Y0,Y1,…,Y7は、ノットゲートNOTを介して、各I/Oメモ
リM0,M1,…,M7のアウトプットイネーブル端子OE及び各
第１アンドゲートAND Iに入力される一方、直接、各I/O
メモリM0,M1,…,M7のライトイネーブル端子WE及び各第
２アンドゲートAND IIに入力される。
従って、例えば前記プログラム４からデータ出力命令
（ストア命令）のオペレーションコード５と所定のアド
レスデータ６が与えられ、そのアドレスデータ６が２進
データで（00000011110）であるとすると、１ビットプ
ロセッサ２から出力データ（０又は１）が出力され、ア
ドレッシングされたI/OメモリM6の03F番地に前記出力デ
ータが書き込まれると同時に、この出力データと共に、
I/OメモリM6を除いた他のI/OメモリM0,…M5,M7の03H番
地に記憶されているデータがパラレルに、前記データバ
ス３に出力される。
（ストア命令）のオペレーションコード５と所定のアド
レスデータ６が与えられ、そのアドレスデータ６が２進
データで（00000011110）であるとすると、１ビットプ
ロセッサ２から出力データ（０又は１）が出力され、ア
ドレッシングされたI/OメモリM6の03F番地に前記出力デ
ータが書き込まれると同時に、この出力データと共に、
I/OメモリM6を除いた他のI/OメモリM0,…M5,M7の03H番
地に記憶されているデータがパラレルに、前記データバ
ス３に出力される。
この場合について具体的に説明すると、アドレスデータ
６の下位３ビット（110）がアドレスデコータ７によっ
てデコーダされ、Y6のみを（０）とし、I/OメモリM6を
書き込み可能、データ出力不可とすると共に、１ビット
プロセッサ２からの出力データが第１アンドゲートAND
Iから直接出力されることを可能とし、更に第２アンド
ゲートAND IIを閉じる。他方、Y0,…Y5,Y7は（１）とな
り、他のI/OメモリM0,…M5,M7を書き込み不可、データ
出力可能とすると共に、第１アンドゲートAND Iを閉
じ、更に第２アンドゲートAND IIから各I/OメモリM0,…
M5,M7に記憶されているデータの出力を可能とする。
６の下位３ビット（110）がアドレスデコータ７によっ
てデコーダされ、Y6のみを（０）とし、I/OメモリM6を
書き込み可能、データ出力不可とすると共に、１ビット
プロセッサ２からの出力データが第１アンドゲートAND
Iから直接出力されることを可能とし、更に第２アンド
ゲートAND IIを閉じる。他方、Y0,…Y5,Y7は（１）とな
り、他のI/OメモリM0,…M5,M7を書き込み不可、データ
出力可能とすると共に、第１アンドゲートAND Iを閉
じ、更に第２アンドゲートAND IIから各I/OメモリM0,…
M5,M7に記憶されているデータの出力を可能とする。
そしてアドレスデータ６の上位８ビット（（00000011）
によって各I/OメモリM0,M1,…,M7の03H番地が選択され
る。そしてI/OメモリM6の03H番地に前記出力データが書
き込まれると共に、この出力データが出力制御ゲート回
路G6の第１アンドゲートAND I、オワゲートORを経てデ
ータバス３に出力される。これと同時に、他のI/Oメモ
リM0,…M5,M7の03H番地に記憶されているデータが、夫
々に対応する出力制御ゲート回路G0,…G5,G7の第２アン
ドゲートAND II、オワゲートORを経てデータバス３に出
力される。
によって各I/OメモリM0,M1,…,M7の03H番地が選択され
る。そしてI/OメモリM6の03H番地に前記出力データが書
き込まれると共に、この出力データが出力制御ゲート回
路G6の第１アンドゲートAND I、オワゲートORを経てデ
ータバス３に出力される。これと同時に、他のI/Oメモ
リM0,…M5,M7の03H番地に記憶されているデータが、夫
々に対応する出力制御ゲート回路G0,…G5,G7の第２アン
ドゲートAND II、オワゲートORを経てデータバス３に出
力される。
このように本発明によれば、１ビットプロセッサ２から
の出力データをアドレッシングされたI/Oメモリに書き
込むことと同じタイミングで、この出力データを含むパ
ラレルデータをデータバスに出力することができる。そ
して本発明は１ビットプロセッサと８ビットプロセッサ
とを組合わせてなるシーケンスコントローラのみなら
ず、１ビットプロセッサと16ビットプロセッサなどの他
のマルチビットプロセッサとを組合わせてなるシーケン
スコントローラに適用することができる。
の出力データをアドレッシングされたI/Oメモリに書き
込むことと同じタイミングで、この出力データを含むパ
ラレルデータをデータバスに出力することができる。そ
して本発明は１ビットプロセッサと８ビットプロセッサ
とを組合わせてなるシーケンスコントローラのみなら
ず、１ビットプロセッサと16ビットプロセッサなどの他
のマルチビットプロセッサとを組合わせてなるシーケン
スコントローラに適用することができる。
発明の効果 本発明は上記構成、作用を有するので、演算命令の処理
や複雑な判断が可能であり、且つ処理時間も１ビットプ
ロセッサを用いて構成されたものと同様に短くできるシ
ーケンスコントローラを提供することができる。
や複雑な判断が可能であり、且つ処理時間も１ビットプ
ロセッサを用いて構成されたものと同様に短くできるシ
ーケンスコントローラを提供することができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 １……マルチビットプロセッサを備えたマイコン ２……１ビットプロセッサ ３……データバス G0,G1,…,G7……出力制御ゲート回路 M0,M1,…,M7……１ワード１ビットのI/Oメモリ。
例を示す回路図である。 １……マルチビットプロセッサを備えたマイコン ２……１ビットプロセッサ ３……データバス G0,G1,…,G7……出力制御ゲート回路 M0,M1,…,M7……１ワード１ビットのI/Oメモリ。
Claims (1)
- 【請求項１】１ビットプロセッサとマルチビットプロセ
ッサとを組合わせてなるシーケンスコントローラにおい
て、１ビットプロセッサの出力部とマルチビットプロセ
ッサのデータバスとの間に、データバスのビット数に相
当する個数の１ワード１ビットのI/Oメモリ及び同数の
出力制御ゲート回路を配し、１ビットプロセッサの出力
部を各I/Oメモリ及び各出力制御ゲート回路に接続する
一方、各I/Oメモリのデータ出力部を各出力制御ゲート
回路に接続し、且つ各出力制御ゲート回路の出力部をデ
ータバスに接続し、１ビットプロセッサからの出力デー
タをアドレッシングされたI/Oメモリの所定番地に書き
込み、これと同時に前記出力データを他のI/Oメモリの
前記所定番地に対応する番地に記憶されているデータと
共に前記データバスに出力するように構成したことを特
徴とするシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22525486A JPH07122814B2 (ja) | 1986-09-24 | 1986-09-24 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22525486A JPH07122814B2 (ja) | 1986-09-24 | 1986-09-24 | シ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380302A JPS6380302A (ja) | 1988-04-11 |
| JPH07122814B2 true JPH07122814B2 (ja) | 1995-12-25 |
Family
ID=16826426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22525486A Expired - Lifetime JPH07122814B2 (ja) | 1986-09-24 | 1986-09-24 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122814B2 (ja) |
-
1986
- 1986-09-24 JP JP22525486A patent/JPH07122814B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380302A (ja) | 1988-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |