JPS6057604B2 - レジスタの選択制御方式 - Google Patents
レジスタの選択制御方式Info
- Publication number
- JPS6057604B2 JPS6057604B2 JP53106075A JP10607578A JPS6057604B2 JP S6057604 B2 JPS6057604 B2 JP S6057604B2 JP 53106075 A JP53106075 A JP 53106075A JP 10607578 A JP10607578 A JP 10607578A JP S6057604 B2 JPS6057604 B2 JP S6057604B2
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- Japan
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- address
- registers
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Description
【発明の詳細な説明】
本発明は、アドレス・レジスタのデータ長を減少でき
るようになつたレジスタ選択制御方式に関するものであ
る。
るようになつたレジスタ選択制御方式に関するものであ
る。
従来のレジスタ選択方式においては、レジスタの個数
をＮ）アドレス・レジスタのデータ長をｎ−とするとき
Ｎ≦２ｎなる関係を満すようにデータ長ｎが定められ
ていた。
をＮ）アドレス・レジスタのデータ長をｎ−とするとき
Ｎ≦２ｎなる関係を満すようにデータ長ｎが定められ
ていた。
ところで、レジスタには、データ長が３２ビットのもの
、１６ビットのもの、８ビットのもの等が−存在する。
例えば、１６ビットのレジスタにデータを書込む場合、
３２ビットのデータ・レジスタ内にデータが用意される
が、１６ビットのレジスタにデータを書込むので、デー
タ・レジスタ内にはＤｏｎ’をＣａｒｅのビット部分が
生じる。 本発明は、データ、レジスタ内のｄｏｎ’を
ｃａｒｅビット部分を有効に利用して、アドレス・レジ
スタのデータ長を減少できるようになつたレジスタ選択
制御方式を提供することを目的としている。そしてその
ため本発明のレジスタ選択制御方式は、アドレス・レジ
スタと、データ・レジスタと、該データ・レジスタのデ
ータ長よりも短いデータ長を持つレジスタおよび上記デ
ータ・レジスタのデータ長と同じ長さを持つレジスタよ
り成る複数のレジスタを有するシステムにおいて、上記
データ・レジスタのデータ長と同じ長を持つレジスタの
選択については、上記アドレス、レジスタのデータのみ
を使用して行い、上記データ・レジスタのデータ長より
も短かいデータ長を持つレジスタの選択については、上
記アドレス・レジスタのデータおよび上記データ・レジ
スタの一部のデータを使用して行うよう構成されている
ことを特徴とするものである。以下、本発明を図面を参
照しつつ説明する。 図は本発明の１実施例のブロック
図であつて、１はアドレス・レジスタ、２はデータ・レ
ジスタ３ないし５はデコーダ、ＲｏないしＲｊ２はレジ
スタ、Ｇ。
、１６ビットのもの、８ビットのもの等が−存在する。
例えば、１６ビットのレジスタにデータを書込む場合、
３２ビットのデータ・レジスタ内にデータが用意される
が、１６ビットのレジスタにデータを書込むので、デー
タ・レジスタ内にはＤｏｎ’をＣａｒｅのビット部分が
生じる。 本発明は、データ、レジスタ内のｄｏｎ’を
ｃａｒｅビット部分を有効に利用して、アドレス・レジ
スタのデータ長を減少できるようになつたレジスタ選択
制御方式を提供することを目的としている。そしてその
ため本発明のレジスタ選択制御方式は、アドレス・レジ
スタと、データ・レジスタと、該データ・レジスタのデ
ータ長よりも短いデータ長を持つレジスタおよび上記デ
ータ・レジスタのデータ長と同じ長さを持つレジスタよ
り成る複数のレジスタを有するシステムにおいて、上記
データ・レジスタのデータ長と同じ長を持つレジスタの
選択については、上記アドレス、レジスタのデータのみ
を使用して行い、上記データ・レジスタのデータ長より
も短かいデータ長を持つレジスタの選択については、上
記アドレス・レジスタのデータおよび上記データ・レジ
スタの一部のデータを使用して行うよう構成されている
ことを特徴とするものである。以下、本発明を図面を参
照しつつ説明する。 図は本発明の１実施例のブロック
図であつて、１はアドレス・レジスタ、２はデータ・レ
ジスタ３ないし５はデコーダ、ＲｏないしＲｊ２はレジ
スタ、Ｇ。
ないしＧｊ２はゲートをそれぞれ示している。レジスタ
Ｒ。ないしＲ２のデータ長は例えば３２ビットであり、
レジスタＲｉｏないしＲｉ２のデータ長は例えば１６ビ
ットであり、レジスタＲｊｌないしＲｊ２のデータ長は
例えば８ビットである。データ・レジスタ２のデータ長
は３２ビットである。レジスタＲｉＯないしＲｉ２は第
１番目のレジスタ群を構成しており、また、レジスタＲ
ｊＯないしＲｊ２は第ｊ番目のレジスタ群を構成してい
る。アドレス・レジスタ１の内容がデコーダ３で解読さ
れ、その内容にしたがつて第０ないし第ｊ出力端子のい
ずれか１つに論理「１」信号が生じる。
Ｒ。ないしＲ２のデータ長は例えば３２ビットであり、
レジスタＲｉｏないしＲｉ２のデータ長は例えば１６ビ
ットであり、レジスタＲｊｌないしＲｊ２のデータ長は
例えば８ビットである。データ・レジスタ２のデータ長
は３２ビットである。レジスタＲｉＯないしＲｉ２は第
１番目のレジスタ群を構成しており、また、レジスタＲ
ｊＯないしＲｊ２は第ｊ番目のレジスタ群を構成してい
る。アドレス・レジスタ１の内容がデコーダ３で解読さ
れ、その内容にしたがつて第０ないし第ｊ出力端子のい
ずれか１つに論理「１」信号が生じる。
第０出力端子に論理『１」が出力されると、ゲートＧ。
が開いてレジスタＲ。が選択され、第１出力端子が論理
「１」になるとゲートＧ１が開きレジスタＲ１が選択さ
れ、第２出力端子が論理「１」になると、レジスタＲ２
が選択され、第１出力端子が論理「１」になると第１番
地のレジスタ群が選択され、第ｊ出力端子が論理「１」
となると第ｊ番目の出力端子が選択される。第１番目の
レジスタ群内部の選択はデータ●レジスタ１のデータ部
以外のビットで行われる。例えば、ゲートＧｉが開いて
いる状態の下で、データ部以外のビットが．Ａｌ．Ｌ“
０゛であれば、このコードがデコーダ４によつて解読さ
れ、ゲートＧｉＯが開いてレジスタＲｉＯが選択され、
データ部以外の部分が数値４４ｒ゛を示していればデコ
ーダ４によりゲートＧｉｌが開きレジスタＲｉｌが選択
され、データ部以外の部分が数値゜゜２゛を示しておれ
ば、デコーダ４によりゲートＧｉ２が開きレジスタＲｉ
２が選択される。第ｊ番目のレジスタ群内の選択も同様
にして行われる。第１番目のレジスタ群内のレジスタへ
のデータは書込みは次のようにして行われる。
が開いてレジスタＲ。が選択され、第１出力端子が論理
「１」になるとゲートＧ１が開きレジスタＲ１が選択さ
れ、第２出力端子が論理「１」になると、レジスタＲ２
が選択され、第１出力端子が論理「１」になると第１番
地のレジスタ群が選択され、第ｊ出力端子が論理「１」
となると第ｊ番目の出力端子が選択される。第１番目の
レジスタ群内部の選択はデータ●レジスタ１のデータ部
以外のビットで行われる。例えば、ゲートＧｉが開いて
いる状態の下で、データ部以外のビットが．Ａｌ．Ｌ“
０゛であれば、このコードがデコーダ４によつて解読さ
れ、ゲートＧｉＯが開いてレジスタＲｉＯが選択され、
データ部以外の部分が数値４４ｒ゛を示していればデコ
ーダ４によりゲートＧｉｌが開きレジスタＲｉｌが選択
され、データ部以外の部分が数値゜゜２゛を示しておれ
ば、デコーダ４によりゲートＧｉ２が開きレジスタＲｉ
２が選択される。第ｊ番目のレジスタ群内の選択も同様
にして行われる。第１番目のレジスタ群内のレジスタへ
のデータは書込みは次のようにして行われる。
（１）書込みデータおよび群内のアドレスをデータ・レ
ジスタ２に置数する。
ジスタ２に置数する。
（■）アドレス・レジス１に第１番目のレジスタ群を指
定するコードを置数する。
定するコードを置数する。
（■）書込み処理を実行する。
また、第１番目のレジスタ群内のレジスタからのデータ
の読出しは次のようにして行われる。
の読出しは次のようにして行われる。
（イ）群内のアドレスをデータ・レジスタ２へ置数する
。（ロ）第１番目のレジスタ群を指定するコードをアド
レス●レジスタ１に置数する。
。（ロ）第１番目のレジスタ群を指定するコードをアド
レス●レジスタ１に置数する。
（ハ）読出し処理を実行する。
第ｊ番目のレジスタ群内のレジスタに対する書込み／読
出しも同様にして行われる。
出しも同様にして行われる。
以上の説明から明らかなように、本発明のレジスタ選択
制御方式は、アドレス●レジスタのデータ長を減少でき
ることおよびこれらレジスタを含む装置をユニット化も
しくはＬＳＩ化した場合、従来方式と比しピン数の減少
などハードウェアの量を減少できること等の効果が得ら
れる。
制御方式は、アドレス●レジスタのデータ長を減少でき
ることおよびこれらレジスタを含む装置をユニット化も
しくはＬＳＩ化した場合、従来方式と比しピン数の減少
などハードウェアの量を減少できること等の効果が得ら
れる。
ピン数が減少できる理由は次のとおりである。レジスタ
″ＲＯないしＲｊ２デコーダ３，４，５およびゲートＧ
ｉＯないしＧｊ２を１個のＬＳＩで形成した場合、アド
レス・レジスタ１から上記のＬＳＩに至るアドレス信号
線の数を減少できるため、ＬＳＩのピン数が減少できる
。この効果は最大データ長のより少ないデータ長をもつ
レジスタの数が多くなればなる程顕著になる。デコーダ
３，４，５は、比較的少数の素子で構成できるものであ
る。
″ＲＯないしＲｊ２デコーダ３，４，５およびゲートＧ
ｉＯないしＧｊ２を１個のＬＳＩで形成した場合、アド
レス・レジスタ１から上記のＬＳＩに至るアドレス信号
線の数を減少できるため、ＬＳＩのピン数が減少できる
。この効果は最大データ長のより少ないデータ長をもつ
レジスタの数が多くなればなる程顕著になる。デコーダ
３，４，５は、比較的少数の素子で構成できるものであ
る。
図は本発明の１実施例のブロック図である。
１・・・・・アドレス●レジスタ、２・・・・・・デー
タ●レジスタ、３ないし５・・・・・・デコーダ、ＲＯ
ないしＲｊ２・・・ルジスタ、ＧＯないしＧｊ２・・・
・・・ゲート。
タ●レジスタ、３ないし５・・・・・・デコーダ、ＲＯ
ないしＲｊ２・・・ルジスタ、ＧＯないしＧｊ２・・・
・・・ゲート。
Claims (1)
- １ アドレス・レジスタと、データ・レジスタと、該デ
ータ・レジスタのデータ長よりも短いデータ長を持つレ
ジスタおよび上記データ・レジスタのデータ長と同り長
さを持つレジスタより成る複数のレジスタを有するシス
テムにおいて、上記データ・レジスタのデータ長と同じ
長を持つレジスタの選択については、上記アドレス・レ
ジスタのデータのみを使用して行い、上記データ・レジ
スタのデータ長よりも短かいデータ長を持つレジスタの
選択については、上記アドレス・レジスタのデータおよ
び上記データ・レジスタの一部のデータを使用して行う
よう構成されていることを特徴とするレジスタの選択制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106075A JPS6057604B2 (ja) | 1978-08-30 | 1978-08-30 | レジスタの選択制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106075A JPS6057604B2 (ja) | 1978-08-30 | 1978-08-30 | レジスタの選択制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533246A JPS5533246A (en) | 1980-03-08 |
| JPS6057604B2 true JPS6057604B2 (ja) | 1985-12-16 |
Family
ID=14424467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53106075A Expired JPS6057604B2 (ja) | 1978-08-30 | 1978-08-30 | レジスタの選択制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057604B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266333A (ja) * | 1985-09-19 | 1987-03-25 | Fujitsu Ltd | 間接アドレスレジスタ制御方式 |
| CN116568256A (zh) | 2020-12-17 | 2023-08-08 | 豪夫迈·罗氏有限公司 | 闭合系统和套件 |
-
1978
- 1978-08-30 JP JP53106075A patent/JPS6057604B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533246A (en) | 1980-03-08 |
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