JPH069232B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH069232B2 JPH069232B2 JP59106665A JP10666584A JPH069232B2 JP H069232 B2 JPH069232 B2 JP H069232B2 JP 59106665 A JP59106665 A JP 59106665A JP 10666584 A JP10666584 A JP 10666584A JP H069232 B2 JPH069232 B2 JP H069232B2
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- region
- semiconductor
- element isolation
- electrode
- control electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置の製造方法に
係り、特に一導電型の半導体で形成された素子分離領域
を有効に利用した半導体装置の製造方法に関する。
係り、特に一導電型の半導体で形成された素子分離領域
を有効に利用した半導体装置の製造方法に関する。
本発明は、たとえば光励起により発生したキャリアを蓄
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等に適用される。
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等に適用される。
第１図は、特願昭５８−１２０７５５号公報に記載され
ている光電変換装置を示し、 第１図(a)は光センサセルを二次元的に配列した光電変
換装置の平面図、第１図(b)はそのＡ−Ａ′線断面図で
ある。
ている光電変換装置を示し、 第１図(a)は光センサセルを二次元的に配列した光電変
換装置の平面図、第１図(b)はそのＡ−Ａ′線断面図で
ある。
第１図(a)および(b)において、n+シリコン基板１０１上
に光センサセルが配列されており、各光センサセルはＳ
ｉＯ2，Ｓｉ3Ｎ4，又はポリシリコン等より成る素子分
離領域１０２によって隣りの光センサセルから電気的に
絶縁されている。
に光センサセルが配列されており、各光センサセルはＳ
ｉＯ2，Ｓｉ3Ｎ4，又はポリシリコン等より成る素子分
離領域１０２によって隣りの光センサセルから電気的に
絶縁されている。
各光センサセルは、エピタキシャル技術等で形成される
不純物濃度の低いn-領域１０３、その上にＰタイプの不
純物（たとえばボロン等）をドープしたバイポーラトラ
ンジスタのベースおよびＰチャネルMOSトランジスタの
ソースとなるＰ領域１０４と、ＰチャネルMOSトランジ
スタのドレインとなるＰ領域１０５、前記バイポーラト
ランジスタのエミッタとなるn+領域１０６、酸化膜107
の挾んでＰチャネルMOSトランジスタのゲート電極１０
８、酸化膜１０７を通してＰ領域１０４にパルスを印加
するためのMOSキャパシタ電極109、エミッタ電極１１
０、そしてＰ領域１０５に所定電位を与える電極１１１
等で構成されている。
不純物濃度の低いn-領域１０３、その上にＰタイプの不
純物（たとえばボロン等）をドープしたバイポーラトラ
ンジスタのベースおよびＰチャネルMOSトランジスタの
ソースとなるＰ領域１０４と、ＰチャネルMOSトランジ
スタのドレインとなるＰ領域１０５、前記バイポーラト
ランジスタのエミッタとなるn+領域１０６、酸化膜107
の挾んでＰチャネルMOSトランジスタのゲート電極１０
８、酸化膜１０７を通してＰ領域１０４にパルスを印加
するためのMOSキャパシタ電極109、エミッタ電極１１
０、そしてＰ領域１０５に所定電位を与える電極１１１
等で構成されている。
このような構成を有する光センサセルの動作を説明す
る。
る。
まず、電荷蓄積動作では、ベースであるＰ領域１０４を
n+領域１０６に対して負電圧にバイアスし、光によって
発生したホールを蓄積する。ホールの蓄積によって、Ｐ
領域１０４の電位は正の方向に向って変化するが、光の
強さに応じて各光センサセルのＰ領域１０４の電位は異
なってくる。
n+領域１０６に対して負電圧にバイアスし、光によって
発生したホールを蓄積する。ホールの蓄積によって、Ｐ
領域１０４の電位は正の方向に向って変化するが、光の
強さに応じて各光センサセルのＰ領域１０４の電位は異
なってくる。
この状態で読出し動作が行われる。すなわち読出しパル
ス電圧ＶRがMOSキャパシタ電極１０９に印加されると、
Ｐ領域１０４が正電位となり、Ｐ領域１０４に蓄積され
た情報がエミッタであるn+領域１０６側に読出される。
そして、読出しパルス電圧ＶRが接地電位にされ、n+領
域１０６からエミッタ電極１１０を通して外部へ情報が
出力される。
ス電圧ＶRがMOSキャパシタ電極１０９に印加されると、
Ｐ領域１０４が正電位となり、Ｐ領域１０４に蓄積され
た情報がエミッタであるn+領域１０６側に読出される。
そして、読出しパルス電圧ＶRが接地電位にされ、n+領
域１０６からエミッタ電極１１０を通して外部へ情報が
出力される。
次に、Ｐ領域１０４の電位が光の強度に応じて異なって
いる状態で、ゲート電極１０８に負のパルスを引火して
リフレッシュ動作を行う。この負のパルスによって、ｐ
チャネルMOSトランジスタは導通状態となり、Ｐ領域１
０４に蓄積されているホールが除去されるとともにＰ領
域１０４が所定の負電圧に固定される。すなわち、この
リフレッシュ動作によって、ベースであるＰ領域１０４
の完全な初期化が行われたことになり、以後上述の蓄
積、読出し、リフレッシュという各動作が繰返えされ
る。
いる状態で、ゲート電極１０８に負のパルスを引火して
リフレッシュ動作を行う。この負のパルスによって、ｐ
チャネルMOSトランジスタは導通状態となり、Ｐ領域１
０４に蓄積されているホールが除去されるとともにＰ領
域１０４が所定の負電圧に固定される。すなわち、この
リフレッシュ動作によって、ベースであるＰ領域１０４
の完全な初期化が行われたことになり、以後上述の蓄
積、読出し、リフレッシュという各動作が繰返えされ
る。
このように、リフレッシュ動作時にベースであるＰ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。
しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。
この点で、従来の光電変換装置は十分ではなかった。す
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるMO
Sトランジスタの一方の主電極領域に所定の負電圧を印
加するための配線を特別に設ける必要がある。
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるMO
Sトランジスタの一方の主電極領域に所定の負電圧を印
加するための配線を特別に設ける必要がある。
本発明は上記従来の問題点に鑑み成されたものであり、
その目的は制御電圧領域（ベース領域）を確実に所定電
位に戻すとともに、構造を簡単化し、素子表面を有効に
利用できる半導体装置の製造方法を提供することにあ
る。
その目的は制御電圧領域（ベース領域）を確実に所定電
位に戻すとともに、構造を簡単化し、素子表面を有効に
利用できる半導体装置の製造方法を提供することにあ
る。
上記の目的を達成するために、本発明による半導体装置
の製造方法は、第一導電型の半導体からなり光エネルギ
ーを受けることによりキャリアを蓄積可能な制御電極領
域と、前記第一導電型とは異なる第二導電型の半導体か
らなる第一及び第二の主電極領域と、有する光トランジ
スタと、 第一導電型の半導体からなる素子分解領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 を具備する半導体装置の製造方法において、 前記制御電極領域と前記素子分離領域を共通の基体内に
形成した後、所定の長さを有するマスク材を前記制御電
極領域と前記素子分離領域との間に配置し、 前記マスク材をマスクとして前記制御電極領域および前
記素子分離領域と同一導電型の半導体領域を前記基体内
に形成して前記絶縁ゲート型トランジスタのチャネル長
を決定することを特徴とする。
の製造方法は、第一導電型の半導体からなり光エネルギ
ーを受けることによりキャリアを蓄積可能な制御電極領
域と、前記第一導電型とは異なる第二導電型の半導体か
らなる第一及び第二の主電極領域と、有する光トランジ
スタと、 第一導電型の半導体からなる素子分解領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 を具備する半導体装置の製造方法において、 前記制御電極領域と前記素子分離領域を共通の基体内に
形成した後、所定の長さを有するマスク材を前記制御電
極領域と前記素子分離領域との間に配置し、 前記マスク材をマスクとして前記制御電極領域および前
記素子分離領域と同一導電型の半導体領域を前記基体内
に形成して前記絶縁ゲート型トランジスタのチャネル長
を決定することを特徴とする。
以下、本発明の実施例を図面に用いて詳細に説明する。
第２図は本発明による半導体装置の製造方法の一実施例
の製造工程図であり、本実施例では光電変換装置の場合
を取り上げる。
の製造工程図であり、本実施例では光電変換装置の場合
を取り上げる。
まず、第２図(a)に示されるように、不純物濃度１×１
０15〜５×１０17cm-3のｎ型基板１の裏面に、不純物濃
度１×１０17〜１×１０20cm-3のオーミックコンタクト
用のn+層２をＰ，As又はSbの拡散によって形成する。続
いて、n+層２上に厚さ３０００〜７０００Åの酸化膜３
（たえとばSiO2膜）をCVD法によって形成する。
０15〜５×１０17cm-3のｎ型基板１の裏面に、不純物濃
度１×１０17〜１×１０20cm-3のオーミックコンタクト
用のn+層２をＰ，As又はSbの拡散によって形成する。続
いて、n+層２上に厚さ３０００〜７０００Åの酸化膜３
（たえとばSiO2膜）をCVD法によって形成する。
酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。
る際の不純物蒸気の発生を防止するものである。
次に、基板１の表面を、温度１０００℃、HClを２/mi
n、Ｈ2６０/minの条件で約1.5分間エッチングした
後、ソースガスSiH2Cl2（100％）を1.2/min、ドーピ
ングガス（Ｈ2希釈ＰＨ3，20PPM）を１００cc流し、成
長温度１０００℃，１２０〜１８０Torrの減圧下におい
て、n-エピタキシャル層４（以下、n-層４とする）を形
成する。この時の単結晶成長速度は0.5μｍ/min，厚さ
は２〜10μｍ，そして不純物濃度は１×1012〜１０16cm
-3，好ましくは１０12〜１０14cm-3である〔第２図
(b)〕。
n、Ｈ2６０/minの条件で約1.5分間エッチングした
後、ソースガスSiH2Cl2（100％）を1.2/min、ドーピ
ングガス（Ｈ2希釈ＰＨ3，20PPM）を１００cc流し、成
長温度１０００℃，１２０〜１８０Torrの減圧下におい
て、n-エピタキシャル層４（以下、n-層４とする）を形
成する。この時の単結晶成長速度は0.5μｍ/min，厚さ
は２〜10μｍ，そして不純物濃度は１×1012〜１０16cm
-3，好ましくは１０12〜１０14cm-3である〔第２図
(b)〕。
なお、n-層４の品質を向上させるためには、基板をまず
１１５０〜１２５０℃程度の高温処理で表面近傍から酸
素を除去して、その後８００℃程度の長時間熱処理によ
り基板内部にマイクロディフェクトを多数発生させ、デ
ヌーデットゾーンを有するイントリンシックゲッタリン
グの行える基板にしておくこともきわめて有効である。
１１５０〜１２５０℃程度の高温処理で表面近傍から酸
素を除去して、その後８００℃程度の長時間熱処理によ
り基板内部にマイクロディフェクトを多数発生させ、デ
ヌーデットゾーンを有するイントリンシックゲッタリン
グの行える基板にしておくこともきわめて有効である。
続いて、n-層４畳に厚さ４０００〜８０００Åの酸化膜
５をパイロジェネック酸化(H2+O2)、ウェット酸化（Ｏ2
＋Ｈ2Ｏ）、又はスチーム酸化(N2+H2O)により形成す
る。更に、積層欠陥等のない良好な酸化膜を得るには、
８００〜１０００℃の温度での高圧酸化が適している。
５をパイロジェネック酸化(H2+O2)、ウェット酸化（Ｏ2
＋Ｈ2Ｏ）、又はスチーム酸化(N2+H2O)により形成す
る。更に、積層欠陥等のない良好な酸化膜を得るには、
８００〜１０００℃の温度での高圧酸化が適している。
そして、素子分離領域を形成するために、酸化膜５の一
部をフォトリンググラフィ法によって選択的に除去する
〔第２図(c)〕。
部をフォトリンググラフィ法によって選択的に除去する
〔第２図(c)〕。
次に、ウエハ状に形成されたボロンナイトライド（以下
ＢＮとする）を第２図(c)に示されるウエハと向い合せ
て拡散炉内に配置し、Ｈ2＋Ｏ2＋Ｎ2雰囲気で８００℃
の熱処理を行なって不純物Ｂを含んだボロンガラス酸化
膜５およびn-層４上に付着させる。そして、Ｎ2雰囲気
中で１１００℃の熱処理を５〜１５分間加えることで付
着不純物Ｂを浅く拡散させる。
ＢＮとする）を第２図(c)に示されるウエハと向い合せ
て拡散炉内に配置し、Ｈ2＋Ｏ2＋Ｎ2雰囲気で８００℃
の熱処理を行なって不純物Ｂを含んだボロンガラス酸化
膜５およびn-層４上に付着させる。そして、Ｎ2雰囲気
中で１１００℃の熱処理を５〜１５分間加えることで付
着不純物Ｂを浅く拡散させる。
その際表面に形成され、拡散の不均一を生ずるボロンガ
ラスをフッ酸＋HNO3によって除去する。
ラスをフッ酸＋HNO3によって除去する。
さらに、８００℃、Ｈ2＋Ｏ2雰囲気で酸化を行う（３０
〜６０分間）。この酸化によって、完全に除去されなか
ったボロンガラスおよび不純物Ｂの付着工程で生じた表
面近傍の欠陥を酸化膜中に取り込むことができる。
〜６０分間）。この酸化によって、完全に除去されなか
ったボロンガラスおよび不純物Ｂの付着工程で生じた表
面近傍の欠陥を酸化膜中に取り込むことができる。
こうして形成された酸化膜をフッ酸で除去し、清浄で欠
陥の無い表面を露出させる。
陥の無い表面を露出させる。
続いて、９５０〜１０５０℃、Ｈ2＋Ｏ2雰囲気で３０〜
５０分間の押し込み（ドライブイン）を行い、p+素子分
離領域６および酸化膜７を形成する〔第２図(d)〕。
５０分間の押し込み（ドライブイン）を行い、p+素子分
離領域６および酸化膜７を形成する〔第２図(d)〕。
本実施例では、６０分間の押し込みを行い、シート抵抗
20Ω／□、深さ1.7μｍの素子分離領域６を形成した。
20Ω／□、深さ1.7μｍの素子分離領域６を形成した。
また、第２図(c)に示されるように酸化膜５を形成した
後、拡散源としてBSG（ボロンシリケートグラス；不純
物としてＢを含むSiO2膜）をCVD法によって形成し、押
し込みを行うことで上記拡散と同様とp+素子分離領域６
を形成することできる。
後、拡散源としてBSG（ボロンシリケートグラス；不純
物としてＢを含むSiO2膜）をCVD法によって形成し、押
し込みを行うことで上記拡散と同様とp+素子分離領域６
を形成することできる。
このようにしてp+素子分離領域６が形成されると、次に
ベース領域を形成するために酸化膜７（ただし酸化膜５
を含むものとする）を選択的にエッチング除去し、そこ
にバッファ用の酸化膜８を形成する〔第２図(e)〕。
ベース領域を形成するために酸化膜７（ただし酸化膜５
を含むものとする）を選択的にエッチング除去し、そこ
にバッファ用の酸化膜８を形成する〔第２図(e)〕。
酸化膜８は、ベース領域をイオン注入によって形成する
際のチャネリング防止及び表面欠陥防止のために設けら
れ、厚さは５００〜１５００Åである。また、この工程
でバックコートの酸化膜３は完全に取り除かれる。
際のチャネリング防止及び表面欠陥防止のために設けら
れ、厚さは５００〜１５００Åである。また、この工程
でバックコートの酸化膜３は完全に取り除かれる。
続いて、BF3を材料ガスとして生成されたB+イオン又はB
F2 +イオンをウエハへ打ち込む。この時酸化膜７がマス
クとなり、酸化膜８の下にだけB+イオンが注入される。
この表面濃度は１×1015〜５×1018cm-3，望ましくは１
〜20×1016cm-3であり、イオン注入量は７×1011〜１×
1015cm-2，望ましくは１×1012〜１×1014cm-2である。
F2 +イオンをウエハへ打ち込む。この時酸化膜７がマス
クとなり、酸化膜８の下にだけB+イオンが注入される。
この表面濃度は１×1015〜５×1018cm-3，望ましくは１
〜20×1016cm-3であり、イオン注入量は７×1011〜１×
1015cm-2，望ましくは１×1012〜１×1014cm-2である。
こうしてイオンが注入されると、１０００〜１１００
℃，Ｎ2雰囲気で熱拡散によってｐ型のベース領域９を
所定の深さまで形成する〔第２図(f)〕。ベース領域９
の深さはたとえば0.6〜１μｍ程度である。
℃，Ｎ2雰囲気で熱拡散によってｐ型のベース領域９を
所定の深さまで形成する〔第２図(f)〕。ベース領域９
の深さはたとえば0.6〜１μｍ程度である。
ベース領域９の厚さと不純物濃度は以下のような考えで
決定する。感度を上げようとすれば、ベース領域９の不
純物濃度を下げてベース・エミッタ間容量Cbeを小さく
することが望ましい。Cbeは略々次のように与えられ
る。
決定する。感度を上げようとすれば、ベース領域９の不
純物濃度を下げてベース・エミッタ間容量Cbeを小さく
することが望ましい。Cbeは略々次のように与えられ
る。
ただし、Vbiはエミッタ・ベース間拡散電位であり、 で与えられる。ここで、εはシリコン結晶の誘電率、ND
はエミッタの不純物濃度、NAはベースのエミッタに隣接
する部分の不純物濃度、niは真性キャリア濃度，Aeはベ
ース領域の面積，ｋはボルツアン定数，Ｔは温度，ｑは
単位電荷量である。NAを小さくする程Cbeは小さくなっ
て、感度は上昇するが、NAをあまり小さくしすぎるとベ
ース領域が動作状態で完全に空乏化してパンチングスル
ー状態になってしまうため、あまり低くはできない。ベ
ース領域が完全に空乏化してパンチングスルー状態にな
らない程度に設定する。
はエミッタの不純物濃度、NAはベースのエミッタに隣接
する部分の不純物濃度、niは真性キャリア濃度，Aeはベ
ース領域の面積，ｋはボルツアン定数，Ｔは温度，ｑは
単位電荷量である。NAを小さくする程Cbeは小さくなっ
て、感度は上昇するが、NAをあまり小さくしすぎるとベ
ース領域が動作状態で完全に空乏化してパンチングスル
ー状態になってしまうため、あまり低くはできない。ベ
ース領域が完全に空乏化してパンチングスルー状態にな
らない程度に設定する。
なお、ベース領域９を形成する方法としては、BSGをウ
エハ上に堆積させて、１１００〜１２００℃の熱拡散に
よって不純物Ｂを所定の深さまで拡散させて形成する方
法もある。
エハ上に堆積させて、１１００〜１２００℃の熱拡散に
よって不純物Ｂを所定の深さまで拡散させて形成する方
法もある。
こうして、素子分離領域６およびベース領域９が形成さ
れると、酸化膜７および８を除去し、そして厚さ数１０
〜数１００Åの酸化膜１０を形成する〔第２図(g)〕。
れると、酸化膜７および８を除去し、そして厚さ数１０
〜数１００Åの酸化膜１０を形成する〔第２図(g)〕。
酸化膜１０の代わりに減圧CVD法を用いた窒化膜（Si
3N4）でも良い。窒化膜は、誘電率がSiO2の約２倍であ
り、大きなコンデンサ容量を得ることができる。また酸
化膜(SiO2膜)はSiとSiO2の界面が安定であり、熱ストレ
スや界面準位が少ないという利点がある。
3N4）でも良い。窒化膜は、誘電率がSiO2の約２倍であ
り、大きなコンデンサ容量を得ることができる。また酸
化膜(SiO2膜)はSiとSiO2の界面が安定であり、熱ストレ
スや界面準位が少ないという利点がある。
酸化膜１０を形成すると、Ｐ＋イオンを５×1010〜１×
1013cm-2イオンを注入する。このイオン注入は、ベース
領域９と素子分離領域６との間に形成されるＰチャネル
MOSのしきい値電圧Vthを決定するために行われる。本実
施例では、しきい値電圧は0.5〜２Ｖに設定した。
1013cm-2イオンを注入する。このイオン注入は、ベース
領域９と素子分離領域６との間に形成されるＰチャネル
MOSのしきい値電圧Vthを決定するために行われる。本実
施例では、しきい値電圧は0.5〜２Ｖに設定した。
続いて、窒化間１１(Si3N4)を５００〜1500Åの厚さで
酸化膜１０上に形成する〔第２図(h)〕。形成温度は７
００〜９００℃である。
酸化膜１０上に形成する〔第２図(h)〕。形成温度は７
００〜９００℃である。
次に、窒化膜１１上にさらにPSG膜１２を形成した後、
２度のマスク合せ工程を含むフォトリソグラフィー工程
により、エミッタとなるべき部分は酸化膜１０、窒化膜
１１、PSG膜１２をすべて除去し、ＰチャネルMOSトラン
ジスタのゲートおよびコンデンサCoxの部分は酸化膜１
０を残して窒化膜１１およびPSG膜１２をエッチング除
去する。そして、その上にレジストＲを塗布し、所定の
長さのチャネル長を形成できるようにレジストＲのパタ
ーニングを行う〔第２図(i)〕。ベース領域９と素子分
離領域６との間に配置されるレジストＲは半導体領域を
形成するためのマスク材となる。
２度のマスク合せ工程を含むフォトリソグラフィー工程
により、エミッタとなるべき部分は酸化膜１０、窒化膜
１１、PSG膜１２をすべて除去し、ＰチャネルMOSトラン
ジスタのゲートおよびコンデンサCoxの部分は酸化膜１
０を残して窒化膜１１およびPSG膜１２をエッチング除
去する。そして、その上にレジストＲを塗布し、所定の
長さのチャネル長を形成できるようにレジストＲのパタ
ーニングを行う〔第２図(i)〕。ベース領域９と素子分
離領域６との間に配置されるレジストＲは半導体領域を
形成するためのマスク材となる。
そして、レジストＲのマスクとして、B+のイオン注入を
行う。イオン注入量は５×1013〜１×1015cm-2である。
行う。イオン注入量は５×1013〜１×1015cm-2である。
続いて、レジストＲを除去し、１０００℃の熱処理を１
０〜３０分間行い、基板１の表面に打込まれた不純物
(B)を押込んで半導体領域となるｐ領域ａ１を形成する
〔第２図(j)〕。
０〜３０分間行い、基板１の表面に打込まれた不純物
(B)を押込んで半導体領域となるｐ領域ａ１を形成する
〔第２図(j)〕。
すなわち、この工程によって素子分離領域６とベース領
域９との距離ｌがレジストＲのパターニングによってセ
ルフアライン的に決定される。距離ｌはＰチャネルMOS
トランジスタのチャネル長であるから、チャネル長を均
一に製造することが、しきい値電圧Vthを均一にし、Ｐ
チャネルMOSトランジスタの動作を安定させる結果とな
る。
域９との距離ｌがレジストＲのパターニングによってセ
ルフアライン的に決定される。距離ｌはＰチャネルMOS
トランジスタのチャネル長であるから、チャネル長を均
一に製造することが、しきい値電圧Vthを均一にし、Ｐ
チャネルMOSトランジスタの動作を安定させる結果とな
る。
その後、Asドープのポリシリコンを（Ｎ2＋SiH4＋As
H3）又は（Ｈ2＋SiH4＋AsH3）ガスでCVD法により堆積す
る。堆積温度は５５０℃〜９００℃程度、厚さは２００
０〜７０００Åである。むろん、ノンドープのポリシリ
コンをCVD法で堆積しておいて、その後As又Ｐを拡散し
ても良い。
H3）又は（Ｈ2＋SiH4＋AsH3）ガスでCVD法により堆積す
る。堆積温度は５５０℃〜９００℃程度、厚さは２００
０〜７０００Åである。むろん、ノンドープのポリシリ
コンをCVD法で堆積しておいて、その後As又Ｐを拡散し
ても良い。
そして、堆積したポリシリコン膜をマスク合わせフォト
リゾグラフィ工程の後エッチングで除去し、さらにPSG
膜１２をエッチングすることで、リフトオフによりPSG
膜１２に堆積していたポリシリコンはセルフアライン的
に除去され、ポリシリコン１３および１４が形成される
〔第２図(k)〕。
リゾグラフィ工程の後エッチングで除去し、さらにPSG
膜１２をエッチングすることで、リフトオフによりPSG
膜１２に堆積していたポリシリコンはセルフアライン的
に除去され、ポリシリコン１３および１４が形成される
〔第２図(k)〕。
ただし、堆積したポリシリコンのエッチングはＣ2Ｃｌ2
Ｆ4，（CBrF3＋Ｃｌ2）等のガス系で行い、窒化膜１１
のエッチングはＣＨ2Ｆ2等のガスで行う。
Ｆ4，（CBrF3＋Ｃｌ2）等のガス系で行い、窒化膜１１
のエッチングはＣＨ2Ｆ2等のガスで行う。
続いて、熱処理を行うことで、ポリシリコン１３から不
純物（As）をベース領域９の内部に拡散させ、n+エミッ
タ領域１５を形成する〔第２図(l)〕。
純物（As）をベース領域９の内部に拡散させ、n+エミッ
タ領域１５を形成する〔第２図(l)〕。
次に、厚さ３０００〜７０００ÅのPSG膜１６を上述の
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン１４上にコンタクト
ホールを開ける。このコンタクトホールに電極１７（A
l,Al-Si,Al-Cu-Si等の金属）を真空蒸着又はスパッタリ
ングによって堆積させる〔第２図(m)〕。
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン１４上にコンタクト
ホールを開ける。このコンタクトホールに電極１７（A
l,Al-Si,Al-Cu-Si等の金属）を真空蒸着又はスパッタリ
ングによって堆積させる〔第２図(m)〕。
続いて、PSG膜又はSiO2膜等の層間絶縁膜１８をCVD法で
厚さ３０００〜６０００Å堆積させる。そして、マスク
合わせおよびエッチング工程により、ポリシリコン１３
上にコンタクトホールを開け、電極１９（Al,Al-Si,Al-
Cu-Si等の金属）を形成する〔第２図(n)〕。
厚さ３０００〜６０００Å堆積させる。そして、マスク
合わせおよびエッチング工程により、ポリシリコン１３
上にコンタクトホールを開け、電極１９（Al,Al-Si,Al-
Cu-Si等の金属）を形成する〔第２図(n)〕。
そして最後に、パッシベーション膜２０（PSG膜又はSi3
N4膜等）をCVD法によって形成し、ウエハ裏面に電極２
１（Al,Al-Si,Au等の金属）を形成して完成する〔第２
図(o)〕。
N4膜等）をCVD法によって形成し、ウエハ裏面に電極２
１（Al,Al-Si,Au等の金属）を形成して完成する〔第２
図(o)〕。
第３図は、第２図(o)に示される光センサセルを２次元
的に配列した光電変換装置の平面図である。
的に配列した光電変換装置の平面図である。
次に、第２図(o)および第３図を参照しながら、本実施
例の構成および動作を説明する。
例の構成および動作を説明する。
第２図(o)および第３図において、ｎ型シリコンの基板
１上にn-エピタキシャル層４が形成され、その中にp+素
子分離領域６によって相互に電気的に絶縁されて光セン
サセルが形成されている。
１上にn-エピタキシャル層４が形成され、その中にp+素
子分離領域６によって相互に電気的に絶縁されて光セン
サセルが形成されている。
各光センサセルは、n-エピタキシャル層４上に光トラン
ジスタとなるバイポーラトランジスタの制御電極となる
ｐベース領域９、n+第一の主電極領域となるエミッタ領
域１５、酸化膜１０を挾んで、絶縁ゲート型トランジス
タとなるｐ−ＭＯＳトランジスタのゲートとｐベース領
域９にパルスを印加するためのコンデンサCoxの電極と
を兼ねている電極用のポリシリコン１４、n+エミッタ領
域１５に接続している電極用のポリシリコン１３、そし
て、ポリシリコン１３に接続した電極１９およびポリシ
リコン１４に接続した電極１７等で構成されている。な
お、ｎ型シリコン基板１及びn-エピタキシャル層４の一
部は光トランジスタの第二の主電極領域となる。また、
p+素子分離領域６とｐベース領域９とは絶縁ゲート型ト
ランジスタの主電極領域（ソース・ドレイン領域）とな
る。
ジスタとなるバイポーラトランジスタの制御電極となる
ｐベース領域９、n+第一の主電極領域となるエミッタ領
域１５、酸化膜１０を挾んで、絶縁ゲート型トランジス
タとなるｐ−ＭＯＳトランジスタのゲートとｐベース領
域９にパルスを印加するためのコンデンサCoxの電極と
を兼ねている電極用のポリシリコン１４、n+エミッタ領
域１５に接続している電極用のポリシリコン１３、そし
て、ポリシリコン１３に接続した電極１９およびポリシ
リコン１４に接続した電極１７等で構成されている。な
お、ｎ型シリコン基板１及びn-エピタキシャル層４の一
部は光トランジスタの第二の主電極領域となる。また、
p+素子分離領域６とｐベース領域９とは絶縁ゲート型ト
ランジスタの主電極領域（ソース・ドレイン領域）とな
る。
このような構成を有する光センサセルの基本的動作を次
に説明する。
に説明する。
まず、電荷蓄積動作は、ｐベース領域９にn+エミッタ領
域１５に対して逆バイアス電位を与えた後、ポリシリコ
ン１４の電位をp-MOSトランジスタのしきい値電圧以上
の正電位を保ち、p-MOSトランジスタをオフ状態とし
て、ｐベース領域９に光によって発生したホールを蓄積
する。
域１５に対して逆バイアス電位を与えた後、ポリシリコ
ン１４の電位をp-MOSトランジスタのしきい値電圧以上
の正電位を保ち、p-MOSトランジスタをオフ状態とし
て、ｐベース領域９に光によって発生したホールを蓄積
する。
ホールの蓄積によって、ｐベース領域９の電域は正の方
向に向かって変化するが、光の強さによって各光センサ
セルのｐベース領域９の電位は異なってくる。
向に向かって変化するが、光の強さによって各光センサ
セルのｐベース領域９の電位は異なってくる。
この状態で、正の読出しパルス電圧ＶRが電極１７から
のポリシリコン１４に印加される。電圧ＶRは正である
から、ｐ−ＭＯＳトランジスタはオフ状態のままであ
る。
のポリシリコン１４に印加される。電圧ＶRは正である
から、ｐ−ＭＯＳトランジスタはオフ状態のままであ
る。
読出しパルス電圧ＶRポリシリコン１４に印加される
と、ｐベース領域９がn+エミッタ領域１５に対して順方
向バイアス状態となり、n+エミッタ領域１５からｐベー
ス領域９へ電子の注入が起こり、n+エミッタ領域１５の
電位が次第に正電位方向に変化する。すなわち、ｐベー
ス領域９に蓄積された情報がエミッタ側へ読出される。
と、ｐベース領域９がn+エミッタ領域１５に対して順方
向バイアス状態となり、n+エミッタ領域１５からｐベー
ス領域９へ電子の注入が起こり、n+エミッタ領域１５の
電位が次第に正電位方向に変化する。すなわち、ｐベー
ス領域９に蓄積された情報がエミッタ側へ読出される。
ある一定時間読出しパルス電圧ＶRが印加された後、ポ
リシリコン１４が接地電位になると、ｐベース領域９は
n+エミッタ領域１５に対して逆バイアス状態となり、n+
エミッタ領域１５の電位変化は停止する。
リシリコン１４が接地電位になると、ｐベース領域９は
n+エミッタ領域１５に対して逆バイアス状態となり、n+
エミッタ領域１５の電位変化は停止する。
この状態で、エミッタ側の情報がポリシリコン１３およ
び電極１９を通って外部へ読出される。
び電極１９を通って外部へ読出される。
この読出しが終了すると、電極１９が接地され、n+エミ
ッタ領域１５は接地電位となる。しかし、この状態で
は、ｐベース領域９に光の強度に対応した電位、すわわ
ち光情報が蓄積されたままであるから、この光情報を除
去する必要がある。
ッタ領域１５は接地電位となる。しかし、この状態で
は、ｐベース領域９に光の強度に対応した電位、すわわ
ち光情報が蓄積されたままであるから、この光情報を除
去する必要がある。
そこで、電極１７を通じて、ポリシリコン１４にp-MOS
トランジスタのしきい値電圧Ｖthを超える負のパルス電
圧ＶRH印加する。これによってp-MOSトランジスタは導
通状態となり、ｐベース領域９に蓄積されたホールは除
去され、ｐベース領域９の電位はp+素子分離領域６に印
加されている所定の負電圧に固定される。
トランジスタのしきい値電圧Ｖthを超える負のパルス電
圧ＶRH印加する。これによってp-MOSトランジスタは導
通状態となり、ｐベース領域９に蓄積されたホールは除
去され、ｐベース領域９の電位はp+素子分離領域６に印
加されている所定の負電圧に固定される。
このリフレッシュ動作によって、ｐベース領域９は完全
な初期状態となり、以後上述した蓄積、読出し、リフレ
ッシュの各動作が繰返えされる。
な初期状態となり、以後上述した蓄積、読出し、リフレ
ッシュの各動作が繰返えされる。
このように、読出し時には、ポリシリコン１４に正のパ
ルスを印加し、リフレッシュ時には、負のパルスを印加
してp-MOSトランジスタをオン状態とするために、上記
動作が干渉するとはない。
ルスを印加し、リフレッシュ時には、負のパルスを印加
してp-MOSトランジスタをオン状態とするために、上記
動作が干渉するとはない。
ところで、第３図にように光センサセルが配列された光
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐベース領域９がn+エミッタ領域１５に対
して順方向バイアス状態となり、エミッタ側に信号が読
出されてブルーミング現象が生起する。
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐベース領域９がn+エミッタ領域１５に対
して順方向バイアス状態となり、エミッタ側に信号が読
出されてブルーミング現象が生起する。
これを防止するために、蓄積動作時にポリシリコン１４
の電位を、ｐベース領域９の電位がゼロ電域に近ずいた
状態で、すなわちエミッタ側に信号が読出される前に、
p-MOSトランジスタが導通状態となるように設定しても
良い。
の電位を、ｐベース領域９の電位がゼロ電域に近ずいた
状態で、すなわちエミッタ側に信号が読出される前に、
p-MOSトランジスタが導通状態となるように設定しても
良い。
このようにポリシリコン１４の電位を設定することで、
ｐベース領域９とn+エミッタ領域１５とが順方向バイア
ス状態になる前に、p-MOSトランジスタが導通状態とな
り、過剰電荷はp+素子分離領域６側へ流出し、ブルーミ
ング現象が防止される。
ｐベース領域９とn+エミッタ領域１５とが順方向バイア
ス状態になる前に、p-MOSトランジスタが導通状態とな
り、過剰電荷はp+素子分離領域６側へ流出し、ブルーミ
ング現象が防止される。
第４図は本実施例の回路図である。ただし、ここでは画
素数２×２＝４の場合を一例として取り上げるが、任意
の画素数ｎ×ｎの回路は同図の回路から容易に構成され
うる。
素数２×２＝４の場合を一例として取り上げるが、任意
の画素数ｎ×ｎの回路は同図の回路から容易に構成され
うる。
同図において、各光センサセルＥ11〜Ｅ22は第２図(o)
および第３図に示される構成を有している。すなわち、
バイポーラトランジスタ３０１のｐベース領域９と、酸
化膜１０を挾んで対向しているポリシリコン１４とによ
ってコンデンサCox302が形成され、ｐベース領域９、p+
素子分離領域６、そしてポリシリコン１４によってp-MO
Sトランジスタ３０３が形成される。本実施例では、ポ
リシリコン１４が、コンデンサCox３０２の一方の電極
とp-MOSトランジスタ３０３のゲートとを兼ねている
が、従来例（第１図）のように別々に構成することもで
きる。
および第３図に示される構成を有している。すなわち、
バイポーラトランジスタ３０１のｐベース領域９と、酸
化膜１０を挾んで対向しているポリシリコン１４とによ
ってコンデンサCox302が形成され、ｐベース領域９、p+
素子分離領域６、そしてポリシリコン１４によってp-MO
Sトランジスタ３０３が形成される。本実施例では、ポ
リシリコン１４が、コンデンサCox３０２の一方の電極
とp-MOSトランジスタ３０３のゲートとを兼ねている
が、従来例（第１図）のように別々に構成することもで
きる。
光センサセルＥ11およびＥ12の各電極１７は、スイッチ
ングトランジスタ（以下、SWTとする）３０４を介して
シフトレジスタＡの第１の並列出力端子に接続され、さ
らにSWT３０５を介して端子Ｔ3に接続されている。
ングトランジスタ（以下、SWTとする）３０４を介して
シフトレジスタＡの第１の並列出力端子に接続され、さ
らにSWT３０５を介して端子Ｔ3に接続されている。
光センサセルＥ21およびＥ22の各電極１７は、SWT３０
６を介してシフトレジスタＡの第２の並列出力端子に接
続され、さらにSWT３０７を介して端子Ｔ3に接続されて
いる。
６を介してシフトレジスタＡの第２の並列出力端子に接
続され、さらにSWT３０７を介して端子Ｔ3に接続されて
いる。
また、SWT３０４および３０６の各ゲート端子は端子Ｔ1
に、SWT３０５および３０７の各ゲート端子は端子Ｔ2に
各々接続されている。
に、SWT３０５および３０７の各ゲート端子は端子Ｔ2に
各々接続されている。
光センサセルＥ11およびＥ21の各バイポーラトランジス
タ３０１のエミッタ電極１９は、SWT３０８を介して出
力端子に接続され、さらにSWT３０９を介して接地され
ている。
タ３０１のエミッタ電極１９は、SWT３０８を介して出
力端子に接続され、さらにSWT３０９を介して接地され
ている。
光センサセルＥ12およびＥ22の各エミッタ電極１９は、
SWT３１０を介して出力端子に接続され、さらにSWT３１
１を介して接地されている。
SWT３１０を介して出力端子に接続され、さらにSWT３１
１を介して接地されている。
また、SWT３０８および３１０の各ゲート端子は、シフ
トレジスタＢの第１および第２の並列出力端子にそれぞ
れ接続され、SWT３０９および３１１の各ゲート端子は
端子Ｔ4に接続されている。
トレジスタＢの第１および第２の並列出力端子にそれぞ
れ接続され、SWT３０９および３１１の各ゲート端子は
端子Ｔ4に接続されている。
各光センサセルのp-MOSトランジスタ３０３のソース領
域、すなわちp+素子分離領域６には所定の負電圧ＶBBが
印加され、また各光センサセルのバイポーラトランジス
タ３０１のコレクタ電極21には所定の正電圧ＶCCが印加
されている。
域、すなわちp+素子分離領域６には所定の負電圧ＶBBが
印加され、また各光センサセルのバイポーラトランジス
タ３０１のコレクタ電極21には所定の正電圧ＶCCが印加
されている。
また、各端子Ｔ1〜Ｔ4には、所定のタイミングで電圧が
印加され、対応するSWTをオン状態にする。
印加され、対応するSWTをオン状態にする。
シフトレジスタＡおよびＢには、所定のタイミングでシ
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧ＶR）が出力される。
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧ＶR）が出力される。
このような構成を有する本実施例の回路の動作を簡単に
説明する。
説明する。
まず、SWT３０４，３０６，３０８，そして３１０のオ
フ状態、SWT３０５，３０７，３０９，そして３１１を
オン状態として、リフレッシュのための負電圧パルスを
端子Ｔ3に印加する。これによって全光センサセルＥ11
〜Ｅ22のリフレッシュ動作が行われる。
フ状態、SWT３０５，３０７，３０９，そして３１１を
オン状態として、リフレッシュのための負電圧パルスを
端子Ｔ3に印加する。これによって全光センサセルＥ11
〜Ｅ22のリフレッシュ動作が行われる。
続いて、SWT３０５および３０７をオフ状態にして、電
荷蓄積動作を行う。これによって、各ｐベース領域９に
その場所における光情報が蓄積される。
荷蓄積動作を行う。これによって、各ｐベース領域９に
その場所における光情報が蓄積される。
次に、SWT３０９および３１１をオフ状態、SWT３０４お
よび３０６をオン状態にして、蓄積された情報を順次読
出す動作を行う。
よび３０６をオン状態にして、蓄積された情報を順次読
出す動作を行う。
まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥ11およびＥ12の各電
極１７に正電圧ＶRを印加し、ｐベース領域に蓄積され
ている情報をエミッタ側へ読出す。続いて、シフトレジ
スＢの第１および第２の並列出力端子を順次ハイレベル
として、SWT３０８、そしてSWT３１０を順次オン状態に
する。この動作によって光センサセルＥ11とＥ12とに蓄
積された情報が順次外部へ出力される。
ベルにすることで、光センサセルＥ11およびＥ12の各電
極１７に正電圧ＶRを印加し、ｐベース領域に蓄積され
ている情報をエミッタ側へ読出す。続いて、シフトレジ
スＢの第１および第２の並列出力端子を順次ハイレベル
として、SWT３０８、そしてSWT３１０を順次オン状態に
する。この動作によって光センサセルＥ11とＥ12とに蓄
積された情報が順次外部へ出力される。
次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ21とＥ22とに蓄積された情報
を同様に順次外部へ出力する。
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ21とＥ22とに蓄積された情報
を同様に順次外部へ出力する。
こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。
以上詳細に説明したように、本発明による半導体装置の
製造方法は素子分離領域と半導体トランジスタの制度電
極領域との距離をセルフアライン的に精度良く決めるこ
とができるために、素子分離領域と制御電極領域とを主
電極領域とする絶縁ゲート型トランジスタのチャネル長
を均一にすることができる。
製造方法は素子分離領域と半導体トランジスタの制度電
極領域との距離をセルフアライン的に精度良く決めるこ
とができるために、素子分離領域と制御電極領域とを主
電極領域とする絶縁ゲート型トランジスタのチャネル長
を均一にすることができる。
したがって、絶縁ゲート型トランジスタのしきい値電圧
を均一にすることができ、制御電圧領域の電位を適時に
確実に固定することができる。
を均一にすることができ、制御電圧領域の電位を適時に
確実に固定することができる。
第１図(a)は従来の光電変換装置の平面図、第１図(b)は
そのＡ−Ａ′線断面図、 第２図(a)〜(o)は本発明による半導体装置の製造方法の
一実施例の製造工程図、 第３図は本実施例により製造された装置の平面図、 第４図は本実施例により製造された装置の動作を説明す
るための回路図である。 １…基板、４…エピタキシャル層、６…素子分離領域、
９…ベース領域、１０…酸化膜、１３，１４…ポリシリ
コン（電極用）、１５…エミッタ領域。
そのＡ−Ａ′線断面図、 第２図(a)〜(o)は本発明による半導体装置の製造方法の
一実施例の製造工程図、 第３図は本実施例により製造された装置の平面図、 第４図は本実施例により製造された装置の動作を説明す
るための回路図である。 １…基板、４…エピタキシャル層、６…素子分離領域、
９…ベース領域、１０…酸化膜、１３，１４…ポリシリ
コン（電極用）、１５…エミッタ領域。
Claims (3)
- 【請求項１】第一導電型の半導体からなり光エネルギー
を受けることによりキャリアを蓄積可能な制御電極領域
と、前記第一導電型とは異なる第二導電型の半導体から
なる第一及び第二の主電極領域と、有する光トランジス
タと、 第一導電型の半導体からなる素子分離領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 を具備する半導体装置の製造方法において、 前記制御電極領域と前記素子分離領域を共通の基体内に
形成した後、所定の長さを有するマスク材を前記制御電
極領域と前記素子分離領域との間に配置し、 前記マスク材をマスクとして前記制御電極領域および前
記素子分離領域と同一導電型の半導体領域を前記基体内
に形成して前記絶縁ゲート型トランジスタのチャネル長
を決定することを特徴とする半導体装置の製造方法。 - 【請求項２】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記光トランジスタはバイポーラト
ランジスタである半導体装置の製造方法。 - 【請求項３】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記半導体領域の形成の工程は、イ
オン注入工程と熱処理工程とを含む半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106665A JPH069232B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
| US07/120,786 US4794443A (en) | 1984-05-28 | 1987-11-16 | Semiconductor device and process for producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106665A JPH069232B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251659A JPS60251659A (ja) | 1985-12-12 |
| JPH069232B2 true JPH069232B2 (ja) | 1994-02-02 |
Family
ID=14439371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106665A Expired - Lifetime JPH069232B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069232B2 (ja) |
-
1984
- 1984-05-28 JP JP59106665A patent/JPH069232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251659A (ja) | 1985-12-12 |
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