JPH0713223Y2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0713223Y2 JPH0713223Y2 JP1987021502U JP2150287U JPH0713223Y2 JP H0713223 Y2 JPH0713223 Y2 JP H0713223Y2 JP 1987021502 U JP1987021502 U JP 1987021502U JP 2150287 U JP2150287 U JP 2150287U JP H0713223 Y2 JPH0713223 Y2 JP H0713223Y2
- Authority
- JP
- Japan
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- power supply
- ring oscillator
- input
- integrated circuit
- wiring layer
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 description 19
- 230000010355 oscillation Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000010248 power generation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体集積回路装置（以下集積回路と記す）、
特に、ウェハー状態で動作速度を見積ることができるマ
スタースライス方式の集積回路に関する。
特に、ウェハー状態で動作速度を見積ることができるマ
スタースライス方式の集積回路に関する。
集積回路の動作速度をウェハー状態で測定する場合、内
部の回路構成によっては、動作速度が測定器の動作速度
に比べて速すぎるため、測定動作が内部回路動作によく
追随できず、測定できない場合がある。そのため、この
ような場合には、内部セルアレイの一部にリングオシレ
ータを構成し、リングオシレータの出力を出力バッファ
を通して検出するようにしている。
部の回路構成によっては、動作速度が測定器の動作速度
に比べて速すぎるため、測定動作が内部回路動作によく
追随できず、測定できない場合がある。そのため、この
ような場合には、内部セルアレイの一部にリングオシレ
ータを構成し、リングオシレータの出力を出力バッファ
を通して検出するようにしている。
従来のこの種の集積回路の一例を第２図により説明す
る。
る。
第２図を参照すると、本集積回路は、チップ201内の一
番外側の四辺にパッド202が並び、パッド202の内側に入
出力バッファ203が並置され、また、四隅に電源発生回
路204があり、中央に内部セルアレイ205がある。
番外側の四辺にパッド202が並び、パッド202の内側に入
出力バッファ203が並置され、また、四隅に電源発生回
路204があり、中央に内部セルアレイ205がある。
内部セルアレイ205の第１行第１列に２入力NOR回路20
6、第１行第２列〜第１行第７列にインバータ回路207を
６個配置することにより、内部セルアレイ205の一部に
７段のリングオシレータを構成している。このリングオ
シレータの入力と出力には、入出力バッファ203中のそ
れぞれ入力バッファ208と出力バッファ209が接続され
る。
6、第１行第２列〜第１行第７列にインバータ回路207を
６個配置することにより、内部セルアレイ205の一部に
７段のリングオシレータを構成している。このリングオ
シレータの入力と出力には、入出力バッファ203中のそ
れぞれ入力バッファ208と出力バッファ209が接続され
る。
入力バッファ208に低レベルを入力することにより７段
のリングオシレータは発振し、出力バッファ209に発振
信号が出力される。この発振周波数を測定することによ
り、ウェハー状態で本集積回路の動作速度を知ることが
できた。
のリングオシレータは発振し、出力バッファ209に発振
信号が出力される。この発振周波数を測定することによ
り、ウェハー状態で本集積回路の動作速度を知ることが
できた。
上述した従来の集積回路は、内部セルアレイの一部を使
ってリングオシレータを構成しているため、使用可能な
内部セル数がその分だけ少なくなってしまうという欠点
がある。また、リングオシレータは他の回路と電源を共
用しているため、集積回路が動作状態にある時、リング
オシレータにおいても動力を消費するという欠点があっ
た。
ってリングオシレータを構成しているため、使用可能な
内部セル数がその分だけ少なくなってしまうという欠点
がある。また、リングオシレータは他の回路と電源を共
用しているため、集積回路が動作状態にある時、リング
オシレータにおいても動力を消費するという欠点があっ
た。
上述した従来の集積回路に対し、本考案は、電源バスの
直下の配線層内であって、その重畳部分が入出力バッフ
ァや電源発生回路に使用されていないような領域にリン
グオシレータ回路を配置するという独創性内容を有す
る。
直下の配線層内であって、その重畳部分が入出力バッフ
ァや電源発生回路に使用されていないような領域にリン
グオシレータ回路を配置するという独創性内容を有す
る。
本考案の集積回路は、電源バスが形成される配線層に隣
接する配線層内であって、上記電源バスの直下でありか
つその重畳部分に他の回路が配置されていないような位
置に、この配線層内のみでトランジスタおよび抵抗を接
続することにより構成されるリングオシレータ回路を形
成したことを特徴とする。
接する配線層内であって、上記電源バスの直下でありか
つその重畳部分に他の回路が配置されていないような位
置に、この配線層内のみでトランジスタおよび抵抗を接
続することにより構成されるリングオシレータ回路を形
成したことを特徴とする。
次に、本考案について図面を参照して説明する。
第１図は本考案の第１の実施例の配置図であり、第２図
におけるパッド202,入出力バッファ203,電源発生回路20
4および内部セルアレイ205が同様にレイアウトされたチ
ップ101のコーナー部分を示す。
におけるパッド202,入出力バッファ203,電源発生回路20
4および内部セルアレイ205が同様にレイアウトされたチ
ップ101のコーナー部分を示す。
第１図において、第２層配線層内に形成される横方向の
電源バス102−a,102−b,102−ｃおよび102−ｄと縦方向
の電源バス103−a,103−b,103−ｃおよび103−ｄとが交
差している。
電源バス102−a,102−b,102−ｃおよび102−ｄと縦方向
の電源バス103−a,103−b,103−ｃおよび103−ｄとが交
差している。
電源バス103−ａは、スルーホール104−ａおよび第１層
内線層105−ａを介して、電源バス102−ａと第２層配線
層内の電源パット106−ａに接続している。電源バス103
−ｂは、スルーホール104−ｂと第１層配線層105−ｂを
介して電源バス102−ｂに接続され、また、その先端は
電源パッド106−ｂに接続している。電源バス103−ｃは
電源バス102−ｃにつながり、また、その先端は電源パ
ッド106−ｃに接続している。電源バス103−ｄは、スル
ーホール104−ｄと第１層配線105−ｄを介して、電源バ
ス102−ｄと電源パッド106−ｄに接続している。
内線層105−ａを介して、電源バス102−ａと第２層配線
層内の電源パット106−ａに接続している。電源バス103
−ｂは、スルーホール104−ｂと第１層配線層105−ｂを
介して電源バス102−ｂに接続され、また、その先端は
電源パッド106−ｂに接続している。電源バス103−ｃは
電源バス102−ｃにつながり、また、その先端は電源パ
ッド106−ｃに接続している。電源バス103−ｄは、スル
ーホール104−ｄと第１層配線105−ｄを介して、電源バ
ス102−ｄと電源パッド106−ｄに接続している。
縦方向の電源バス103−a,103−b,103−ｄの下層に入出
力バッファ107が、また、電源バス103−a,103−b,103−
ｃおよび103−ｄならびに102−a,102−b,102−ｃおよび
102−ｄの内側には内部セルアレイ108がある。
力バッファ107が、また、電源バス103−a,103−b,103−
ｃおよび103−ｄならびに102−a,102−b,102−ｃおよび
102−ｄの内側には内部セルアレイ108がある。
入出力バッファ107と、電源バス103−ａ等と102−ａ等
の交差部分との間にできている空エリアの第１層配線層
に、第１層配線層のみでトランジスタおよび抵抗を接続
することによって構成したリングオシレータ109を配置
している。
の交差部分との間にできている空エリアの第１層配線層
に、第１層配線層のみでトランジスタおよび抵抗を接続
することによって構成したリングオシレータ109を配置
している。
第２層配線層により形成される信号パッド110−ａと110
−ｂの間,110−ｂと110−ｃの間，電源パッド106−ａと
106−ｄの間および106−ｄと106−ｂとの間に、それぞ
れ第２層配線層からなるリングオシレータ109に電源を
供給するリングオシレータ用電源パッド111−a,111−b,
111−ｃおよび111−ｄを配置し、各々のリングオシレー
タ電源パッド111−a,111−b,111−ｃおよび111−ｄと、
リングオシレータの各電源供給端子112−a,112−b,112
−ｃおよび112−ｄとの間には、第１層配線層からなる
配線113−a,113−b,113−ｃおよび113−ｄが配置され、
リングオシレータ電源パッド111−a,111−b,111−ｃお
よび111−ｄの近傍でスルーホール114−a,114−b,114−
ｃおよび114−ｄを介して各々の電源パッドに接続され
ている。
−ｂの間,110−ｂと110−ｃの間，電源パッド106−ａと
106−ｄの間および106−ｄと106−ｂとの間に、それぞ
れ第２層配線層からなるリングオシレータ109に電源を
供給するリングオシレータ用電源パッド111−a,111−b,
111−ｃおよび111−ｄを配置し、各々のリングオシレー
タ電源パッド111−a,111−b,111−ｃおよび111−ｄと、
リングオシレータの各電源供給端子112−a,112−b,112
−ｃおよび112−ｄとの間には、第１層配線層からなる
配線113−a,113−b,113−ｃおよび113−ｄが配置され、
リングオシレータ電源パッド111−a,111−b,111−ｃお
よび111−ｄの近傍でスルーホール114−a,114−b,114−
ｃおよび114−ｄを介して各々の電源パッドに接続され
ている。
リングオシレータ109の出力端子115からは、第１層配線
からなるリングオシレータ出力信号線116が伸び、スリ
ーホール117を介して、信号パッド110−ｃと電源パッド
106−ａとの間に配置された第２層配線層からなるリン
グオシレータ出力パッド118に接続されている。
からなるリングオシレータ出力信号線116が伸び、スリ
ーホール117を介して、信号パッド110−ｃと電源パッド
106−ａとの間に配置された第２層配線層からなるリン
グオシレータ出力パッド118に接続されている。
第３図にリングオシレータ109のブロック図を示す。第
３図において、一方の入力301を低レベルとした２入力N
OR回路302の出力を８段のインバータ303−a,303−b,…3
03−g,303−ｈに接続し、第８段のインバータの出力304
は２入力NOR301の他の一方の入力305にフィードバック
している。
３図において、一方の入力301を低レベルとした２入力N
OR回路302の出力を８段のインバータ303−a,303−b,…3
03−g,303−ｈに接続し、第８段のインバータの出力304
は２入力NOR301の他の一方の入力305にフィードバック
している。
第４図はカレントモードロジック（CML）で構成した２
入力NOR302の構成を示す。端子としては、コレクタ電源
端子401,リファレンス電源端子402,カレントスイッチ電
源端子403およびエミッタ電源端子404並びに入力端子40
5と406,出力端子407およびフィードバック端子408があ
り、内部配線は、トランジスタおよび抵抗を第１層配線
のみで接続して行っている。
入力NOR302の構成を示す。端子としては、コレクタ電源
端子401,リファレンス電源端子402,カレントスイッチ電
源端子403およびエミッタ電源端子404並びに入力端子40
5と406,出力端子407およびフィードバック端子408があ
り、内部配線は、トランジスタおよび抵抗を第１層配線
のみで接続して行っている。
第５図にインバータ303−ａ等の回路構成を示す。端子
としては、コレクタ電源端子501,リファレンス電源端子
502,カレントスイッチ電源端子503およびエミッタ電源
端子並びに入力端子504,505,出力端子506およびフィー
ドバック端子507があり、内部配線は、トランジスタお
よび抵抗を第１層配線層のみで接続することによって行
っている。なお、上述の２入力NOR回路302とインバータ
303−ａ等の各電源端子上の電圧値は同一である。
としては、コレクタ電源端子501,リファレンス電源端子
502,カレントスイッチ電源端子503およびエミッタ電源
端子並びに入力端子504,505,出力端子506およびフィー
ドバック端子507があり、内部配線は、トランジスタお
よび抵抗を第１層配線層のみで接続することによって行
っている。なお、上述の２入力NOR回路302とインバータ
303−ａ等の各電源端子上の電圧値は同一である。
第６図にリングオシレータの配置図を示す。第４図にそ
の構成を示した２入力NOR回路302と第５図にその構成を
示した８つのインバータ303−a,303−ｂ…303−ｈが並
んでレイアウトされている。
の構成を示した２入力NOR回路302と第５図にその構成を
示した８つのインバータ303−a,303−ｂ…303−ｈが並
んでレイアウトされている。
各々の信号端子及び電源端子は隣接する回路間で接続さ
れる。２入力NOR回路302の入力端子406とフィードバッ
ク端子408と出力信号パッド605とを、第１層配線606に
より接続している。インバータ303−ｈの出力端子506と
フィードバック端子507とは第１層配線609で接続されて
いる。
れる。２入力NOR回路302の入力端子406とフィードバッ
ク端子408と出力信号パッド605とを、第１層配線606に
より接続している。インバータ303−ｈの出力端子506と
フィードバック端子507とは第１層配線609で接続されて
いる。
また、２入力NOR回路302のコレクタ電源端子401,リファ
レンス電源端子402,カレントスイッチ電源端子403およ
びエミッタ電源端子404は、各々第１層配線614,615,61
6,および617で電源パッド618,619,620,621に接続されて
いる。
レンス電源端子402,カレントスイッチ電源端子403およ
びエミッタ電源端子404は、各々第１層配線614,615,61
6,および617で電源パッド618,619,620,621に接続されて
いる。
ウェハー状態で電源パッド618,619,620および621に所定
の電圧を印加し、出力信号パッド605に低容量高インピ
ーダンスのプローブを接続することにより、リングオシ
レータ309の発振周波数で測定することができ、本集積
回路の動作速度を知ることができる。
の電圧を印加し、出力信号パッド605に低容量高インピ
ーダンスのプローブを接続することにより、リングオシ
レータ309の発振周波数で測定することができ、本集積
回路の動作速度を知ることができる。
本実施例によれば、内部セルアレイ108,入出力バッファ
107および電源発生回路204等には接続されず、リングオ
シレータ109専用の電源パッド111−a,111−b,111−ｃお
よび111−ｄを設けたため、通常動作時における消費電
力を軽減できるという効果がある。
107および電源発生回路204等には接続されず、リングオ
シレータ109専用の電源パッド111−a,111−b,111−ｃお
よび111−ｄを設けたため、通常動作時における消費電
力を軽減できるという効果がある。
本実施例は、マスタスライス方式の集積回路において、
使用しない出力バッファが存在する場合のものであり、
そのレイアウト図を第７図に示す。
使用しない出力バッファが存在する場合のものであり、
そのレイアウト図を第７図に示す。
電源バス群701の下層（第１層配線層）に使用していな
い出力バッファ702と、第１層配線層によりトランジス
タおよび抵抗を接続して構成したリングオシレータ703
とがあり、左側にリングオシレータ703に電源を供給す
る電源パッド群704がある。リングオシレータ703の出力
端子は出力バッファ702の入力端子に直結されている。
い出力バッファ702と、第１層配線層によりトランジス
タおよび抵抗を接続して構成したリングオシレータ703
とがあり、左側にリングオシレータ703に電源を供給す
る電源パッド群704がある。リングオシレータ703の出力
端子は出力バッファ702の入力端子に直結されている。
本実施例では、第１の実施例による効果の上に、リング
オシレータ703の出力を出力バッファ702を介して出力し
ているため、測定される発振周波数は測定時にプローブ
を接続しても発振周波数が低下することなく正確な測定
が可能になるという効果がある。
オシレータ703の出力を出力バッファ702を介して出力し
ているため、測定される発振周波数は測定時にプローブ
を接続しても発振周波数が低下することなく正確な測定
が可能になるという効果がある。
以上説明したように本考案は、電源バスが形成される配
線層内であって、この電源バスの直下であり、かつその
重畳部分に他の回路が配置されていないような位置に、
同一配線層内のみでトランジスタおよび抵抗を接続して
構成したリングオシレータを形成したため、使用可能な
内部セル数を減すことなくウェハー状態でリングオシレ
ータ回路の発振周波数を測定して動作速度を見積ること
ができるという効果を有する。
線層内であって、この電源バスの直下であり、かつその
重畳部分に他の回路が配置されていないような位置に、
同一配線層内のみでトランジスタおよび抵抗を接続して
構成したリングオシレータを形成したため、使用可能な
内部セル数を減すことなくウェハー状態でリングオシレ
ータ回路の発振周波数を測定して動作速度を見積ること
ができるという効果を有する。
第１図は本考案の第１の実施例の配置図、第２図は従来
例および第７図は本考案の第２の実施例の配置図をそれ
ぞれ示し、第３図，第４図および第５図は第１の実施例
と第２の実施例に共通な詳細図を示し、また、第６図は
第１の実施例に固有なリングオシレータの配置略図を示
す。 101,201…チップ、102,103,701…電源バス、104,117…
スルーホール、105…第１層配線層、106,111,618,619,6
20,621,704…電源バッド、107,203…入出力バッファ、1
08,205…内部セルアレイ、109,703…リングオシレー
タ、110,118…信号パッド、112…電源供給端子、113…
電源配線、114,117…スルーホール、115…信号端子、11
6…信号配線、202…パッド、204…電源発生回路、206,3
02…２入力NOR回路、207,303…インバータ、208…入力
バッファ、209,702…出力バッファ、401,501…コレクタ
電源端子VCC、402,502…リファレンス電源端子、403,50
3…カレントスイッチ電源端子、404,504…エミッタ電源
端子、301,305,405,406,505…入力端子、407,506…出力
端子、408,507…フィードバック端子、605…出力パッ
ド、606,609…配線、614,615,616,617…電源配線。
例および第７図は本考案の第２の実施例の配置図をそれ
ぞれ示し、第３図，第４図および第５図は第１の実施例
と第２の実施例に共通な詳細図を示し、また、第６図は
第１の実施例に固有なリングオシレータの配置略図を示
す。 101,201…チップ、102,103,701…電源バス、104,117…
スルーホール、105…第１層配線層、106,111,618,619,6
20,621,704…電源バッド、107,203…入出力バッファ、1
08,205…内部セルアレイ、109,703…リングオシレー
タ、110,118…信号パッド、112…電源供給端子、113…
電源配線、114,117…スルーホール、115…信号端子、11
6…信号配線、202…パッド、204…電源発生回路、206,3
02…２入力NOR回路、207,303…インバータ、208…入力
バッファ、209,702…出力バッファ、401,501…コレクタ
電源端子VCC、402,502…リファレンス電源端子、403,50
3…カレントスイッチ電源端子、404,504…エミッタ電源
端子、301,305,405,406,505…入力端子、407,506…出力
端子、408,507…フィードバック端子、605…出力パッ
ド、606,609…配線、614,615,616,617…電源配線。
Claims (1)
- 【請求項１】マスタースライス方式の半導体集積回路装
置において、電源バスが形成される配線層に隣接する配
線層内であって、前記電源バスの直下でありかつその重
畳部分に他の回路が配置されていないような位置に、該
配線層内のみでトランジスタおよび抵抗を接続すること
により構成されるリングオシレータ回路を形成したこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987021502U JPH0713223Y2 (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987021502U JPH0713223Y2 (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128735U JPS63128735U (ja) | 1988-08-23 |
| JPH0713223Y2 true JPH0713223Y2 (ja) | 1995-03-29 |
Family
ID=30818008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987021502U Expired - Lifetime JPH0713223Y2 (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713223Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2901156B2 (ja) * | 1990-08-31 | 1999-06-07 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2720629B2 (ja) * | 1991-04-26 | 1998-03-04 | 日本電気株式会社 | 集積回路のレイアウトシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946045A (ja) * | 1982-09-09 | 1984-03-15 | Toshiba Corp | 半導体集積回路装置 |
| JPS5963743A (ja) * | 1982-10-04 | 1984-04-11 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-02-16 JP JP1987021502U patent/JPH0713223Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128735U (ja) | 1988-08-23 |
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