JPS63164613A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＥＣＬ　（エミッタ・カップルド・ロジック）回路
により構成されるゲートアレイなどに利用して有効な技
術に関するものである。

〔従来の技術〕

ＥＣＬ回路によって構成される多数の標準的な論理回路
を搭載するゲートアレイがある。このようなゲートアレ
イ集積回路については、例えば、日経マグロウヒル社発
行、１９８５年６月３日付「日経エレクトロニクス１の
１５１頁〜１７７頁に記載されている。

〔発明が解決しようとする問題点） 上記のようなゲートアレイ等のＬＳＩ（大規模半導体集
積回路）は、多数の入出力用外部端子を持つ、このよう
なＬＳＩを１枚のボードに複数個搭載することで、例え
ばディジタル制御装置などを構成する場合、第３図に示
されるように、ＬＳＩ間のプリント配線が混雑した状態
となる。

一方、ＥＣＬ回路によって構成されるゲートアレイ等は
、各出力用外部端子に対応して、第４図に示されるよう
な出力回路を持つことがある。すなわち、第４図の出力
回路は、そのコレクタとエミッタが共通接続され、それ
ぞれのベースに出力データや出力制御信号等の論理入力
信号Ｄｌｌ及びＤＩ２を受ける並列トランジスタと、こ
れらの並列トランジスタとともに差動増幅回路を構成し
、そのベースに基準電位ｖｂｂを受けるトランジスタＴ
３を含む、トランジスタＴ１〜Ｔ３の共通接続されたエ
ミッタと回路の電源電圧Ｖｅｅとの間には、定電流源Ｉ
ＳＩが設けられる。また、例えばトランジスタＴ１及び
Ｔ２の共通接続されたコレクタと回路の接地電位との間
には、負荷抵抗Ｒ１が設けられ、トランジスタＴ３のコ
レクタは直接回路の接地電位に結合される。これらのト
ランジスタＴｌ−７３，負荷抵抗Ｒ１及び定電流源ＩＳ
Ｉは、電流スイッチ回路を構成する。出力用外部端子Ｄ
Ｏ１と回路の接地電位との間には、そのベースに上記ト
ランジスタＴ１及びＴ２の共通接続されたコレクタ電位
を受ける出力用トランジスタＴ４が設けられる。これに
より、第４図の出力回路は、論理入力信号Ｄｌｌ及びＤ
Ｉ２がともに論理ロウレベルとなるときに、論理ハイレ
ベルの出力信号を出力するノアゲート型の出力回路とし
て作用する。

このように、従来のゲートアレイ等の出力回路は、試験
条件に応じてその出力信号を固定しうる機能を持たない
、このため、第３図において、例えば集積回路ＬＳＩＢ
の製品試験を行う場合には、例えば出力制御信号などに
よってＬＳＩＡをディスエーブル状態とし、Ｑ印の個所
に試験用ピンをあてて所定の試験パターンを入出力する
方法が採られている。

ところが、ゲートアレイ等のＬＳＩが高集積・高機能化
され、その入出力用外部端子数が増大してくるにしたが
って、試験用ピンの接触などが問題となり、正常な製品
試験や故障診断などを行うことが困難となってきた。

この発明の目的は、効率的な試験・診断を実施しうるゲ
ートアレイなどの半導体集積回路装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＥＣＬ回路によって構成されるゲートアレイ
などの出力回路において、それぞれのベースに論理入力
信号を受ける並列トランジスタと並列形態にそのベース
に試験制御信号を受ける第１のトランジスタを設け、こ
れらのトランジスタ及びこれらのトランジスタとともに
差動増幅回路を構成する第２のトランジスタと定電流源
との間にそのベースに第２の基準電位を受ける第３のト
ランジスタを設け、また上記第２のトランジスタのコレ
クタと上記定電流源との間にそのベースに試験データ信
号を受ける第４のトランジスタを設けるものである。

〔作　　用〕

上記した手段によれば、上記試験制御信号を論理ハイレ
ベルとすることで、論理入力信号のレベルに関係なく、
試験データ信号に対応した出力信号を出力用外部端子か
ら出力することができるため、多数の試験用ピンを用い
ることなく後段のＬＳＩの入力信号を規定でき、ＬＳＩ
の製品試験や故障診断を効率的に実施することができる
。

〔実施例１〕 第１図には、この発明が適用されたゲートアレイの出力
回路の一実施例の回路図が示されているこの実施例のゲ
ートアレイには、ゲート回路やフリシブフロップ回路等
の標準的な論理回路が多数搭載される。また、電源電圧
を供給するための外部端子などとともに、多数の入出力
用外部端子が設けられる。それぞれの出力用外部端子に
対応して、第１図に例示的に示されるような出力回路が
設けられる。第１図の出力回路は、ＥＣＬ回路によって
構成され、この出力回路を含むすべての回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
おいて形成される。以下の図に示されるバイポーラトラ
ンジスタは、すべてＮＰＮ型トランジスタである。

第１図において、出力回路は、そのコレクタとエミッタ
が共通接続されそれぞれのゲートに論理入力信号Ｄｌｌ
及びＤＩ２を受ける並列形態のトランジスタＴＩ及びＴ
２を含む、これらのトランジスタＴ１及びＴ２のベース
に供給される論理入力信号Ｄｌｌ及びＤＩ２は、例えば
その一方が出−カデータ信号であり、その他方が出力制
御信号である。これらのトランジスタＴ１及びＴ２には
、そのベースに試験制御信号ＴＳＴを受けるトランジス
タ（第１のトランジスタ）Ｔ５が並列形態に設けられる
。トランジスタＴ５のベースに供給される試験制御信号
ＴＳＴは、ゲートアレイ及びこのゲートアレイを含むデ
ィジタル装置の試験・診断時において、論理ハイレベル
、とされる。また、この試験制御信号ＴＳＴは、このゲ
ートアレイ内に設けられる他の出力回路に、共通に供給
されるや特に制限されないが、このゲートアレイに所定
の試験・診断機能が付加されない場合、試験制御信号Ｔ
ＳＴの代わりに通常の論理入力信号が供給されることも
ある。

トランジスタＴＩ、Ｔ２及びＴ５の共通接続されたコレ
クタと回路の接地電位との間には、負荷抵抗Ｒ１が設け
られる。特に制限されないが、この負荷抵抗Ｒ１は、ポ
リシリコン（多結晶シリコン）層により形成される。ト
ランジスタＴ１．Ｔ２及びＴ５の共通接続されたエミッ
タと回路の接地電位との間には、そのベースに第１の基
準電位Ｖｂｂ１を受けるトランジスタ（第２のトランジ
スタ）Ｔ３が設けられる。これらのトランジスタＴｌ−
７３，Ｔ５は、第１の基準電位Ｖｂｂ１を論理スレソシ
ホルドレベルとする電流スイッチ回路を構成する。

トランジスタＴＩ−Ｔ３及びＴ５には、定電流源１５１
からトランジスタ（第３のトランジスタ）Ｔ６を介して
、動作電流が供給される。このトランジスタＴ６のベー
スには、第２の基準電位Ｖｂｂ２が供給される。この定
電流源ＩＳＩとトランジスタＴ３のコレクタとの間には
、そのベースに試験データ信号ＴＤを受けるトランジス
タ（第４のトランジスタ）Ｔ７が設けられる。このトラ
ンジスタＴ７のベースに供給される試験データ信号ＴＤ
は、特に制限されないが、このゲートアレイ内に設けら
れる他の出力回路に共通に供給される場合もある。また
、このゲートアレイに所定の試験・診断機能が付加され
ない場合、試験データ信号ＴＤの代わりに通常の論理入
力信号が入力されることもある。言うまでもな（、トラ
ンジスタＴ６及びＴ７のエミッタは共通接続され、この
共通接続されたエミッタと回路の電源電圧Ｖｅｅとの間
には、定電流源ｆｓ１が設けられる。トランジスタＴ６
及びＴ７は、第２の基準電位Ｖｂｂ２を論理スレンシホ
ルドレベルとする電流スイッチ回路を構成する。

出力用外部端子Ｄｏｔと回路の接地電位との間には、出
力トランジスタＴ４が設けられる。このトランジスタＴ
４のベースは、並列トランジスタＴＩ、Ｔ２及びトラン
ジスタＴ５の共通接続されたコレクタに結合される。出
力用外部端子ＤＯＩは、特に制限されないが、他の出力
用外部端子と共通接続され、これらの共通接続された出
力用外部端子と電源電圧Ｖｅｅとの間には、図示されな
い負荷抵抗が設けられる。これにより、これらの出力用
外部端子から出力される出力信号は、ワイヤドオア形態
とされる。

第１図の出力回路は、次のような動作により、ノアゲー
ト型の出力回路として機能する。すなわち、試験・診断
時を除く通常の動作モードにおいて、試験制御信号ＴＳ
Ｔは第１の基準電位Ｖｂｂ１より低いロウレベルとされ
、また試験データ信号ＴＤは第２の基準電位Ｖｂｂ２よ
りも低いロウレベルとされる。したがっ°ζ、トランジ
スタＴ５及びＩ７はカットオフ状態となり、逆にトラン
ジスタＴ　６がオン状態となる。また、トランジスタＴ
Ｉ及びＴ　２とトランジスタＴ３は、論理入力信号Ｄ■
１及びｆ）Ｉ２に従ってその状態が遷移される。

つまり、論理入力信号Ｄｌｌ又は０１２のいずれかが第
１の基準電位Ｖｂｂ１よりも高いハイレベルであると、
そのベースにハイレベルの論理入力信号を受けるトラン
ジスタＴ１又はＩ２がオン状態となり、トランジスタＴ
３はカットオフ状態となる。これにより、トランジスタ
Ｔ１．Ｉ２及びＩ５の共通接続されたコレクタの電位は
ロウレベルとなり、出力トランジスタＴ４はカットオフ
状態となる。このため、出力用外部端子ＤＯＩのレベル
は、ワイヤドオアされる他の出力用外部硝子の出力トラ
ンジスタがすべて同様にオフ状態とされることを条件に
、論理ロウレベルとなる。

論理入力信号Ｄｌｌ及びＤＩ２がともに第１の基準電位
Ｖｂｂ１よりも低いロウレベルであると、トランジスタ
Ｔ１及びＩ２がともにカットオフ状態となり、逆にトラ
ンジスタＴ３がオン状態となる。これにより、トランジ
スタＴＩ、Ｔ２及びＩ５の共通接続されたコレクタの電
位はハイレベルとなり、出力トランジスタＴ４がオン状
態となる。

このため、出力用外部端子ＤＯＩには、トランジスタＴ
４を介して出力電流が供給され、出力用外部端子ＤＯＩ
のレベルは、ワイヤドオアされる他の出力用外部端子の
出力トランジスタの状態に関係なく、論理ハイレベルと
なる。

これらのことから、τ第１図の出力回路は、試験制御信
号ＴＳＴ及び試験データ信号ＴＤがともに論理ロウレベ
ルであることを条件に、その出力用外部端子ＤＯＩの出
力信号レベルｄｏｌが、ｄｏｌ＝Ｄｒｌ−ＤＩ２ 冨Ｄ１１＋ＤＩ２ となるノアゲート型出力回路として機能する。

一方、試験制御信号ＴＳＴが、第１の基準電位Ｖｂｂ１
よりも高い論理ハイレベルとなる場合、トランジスタＴ
５がオン状態となり、トランジスタＴ３はカットオフ状
態となる。また、トランジスタＴ５が継続してオン状態
となることで、論理入力信号Ｄｌｌ及びＤＩ２は、出力
回路の出力信号に論理的な影響を与えないものとなる。

このとき、試験データ信号ＤＴが第２の基準電位Ｖｂｂ
２よりも低いロウレベルであると、トランジスタＴ７が
カットオフ状態となり、トランジスタＴ６がオン状態と
なる。これにより、トランジスタＴ１．Ｉ２及びＩ５の
共通接続されたコレクタの電位は論理ロウレベルとなり
、出力トランジスタＴ４はカットオフ状態となる。この
ため、出方用外部端子ＤＯ１のレベルは、ワイヤドオア
される他の出力用外部端子の出力トランジスタがすべて
同様にオフ状態とされることを条件に、論理ロウレベル
となる。

また、試験制御信号ＴＳＴが論理ハイレベルとされ、同
時に試験データ信号ＤＴが第２の基準電位Ｖｂｂ２より
も高いハイレベルであると、トランジスタＴ７がオン状
態となり、逆にトランジスタＴ６がカットオフ状態とな
る。これにより、トランジスタＴＩ、Ｔ２及びＩ５の共
通接続されたコレクタの電位はハイレベルとなり、出力
トランジスタＴ４がオン状態となる。このため、出力用
外部端子ＤＯＩには、トランジスタＴ４を介して出力電
流が供給され、出力用外部端子ＤＯＩのレベルは、ワイ
ヤドオアされる他の出力用外部端子の出力トランジスタ
の状態に関係なく、論理ハイレベルとなる。

〔実施Ｎ２　） 第２図には、この発明が通用されたゲートアレイの出力
回路のもう一つの実施例の回路図が示されている。この
実施例の出力回路の構成は、基本的に第１図の実施例と
同じである。以下の記述において、第１図の実施例と重
複する点については説明を省略する。

第２図において、論理入力信号Ｄｌｌ及びＤＩ２は、ト
ランジスタＴ８及びＴ９のベースに供給される。また、
試験制御信号ＴＳＴは、トランジスタ（ｍｌのトランジ
スタ）Ｔ１２のベースに供給され、トランジスタ（第４
のトランジスタ）Ｔ１４０ベースには、反転試験データ
信号ＴＤが供給される。この実施例の出力回路では、通
常の動作モードにおいて、試験制御信号ＴＳＴ及び反転
試験データ信号ＴＤがともにロウレベルとされる。

トランジスタＴ８．Ｔ９及びＴ１２の共通接続されたコ
レクタは、直接回路の接地電位に結合される。そのベー
スに第１の基準電位Ｖｂｂ１を受けるトランジスタ（第
２のトランジスタ）ＴＩＯのコレクタと回路の接地電位
との間には、負荷抵抗Ｒ２が設けられる。トランジスタ
（第３のトランジスタ）Ｔ１３のベースには、第２の基
準電位ｖｂｂ２が供給される。

トランジスタＴＩＯのコレクタには、トランジスタＴ１
４のコレクタが結合されるとともに、出力トランジスタ
Ｔｌｌのベースが結合される。

第２図の出力回路は、次のような動作により、オアゲー
ト型の出力回路として機能する。すなわち、第２図のト
ランジスタＴ８〜ＴＩＯ及びＴＩ２〜Ｔ１４は、試験制
御信号ＴＳＴが第１の基準電位Ｖｂｂ１より低いロウレ
ベルとされ、また反転試験データ信号ＴＤが第２の基準
電位Ｖｂｂ２よりも低いロウレベルとされる通常の動作
モードにおいて、第１図のトランジスタＴ１〜Ｔ３及び
Ｔ５〜Ｔ７のそれぞれに対応した動作を行う、しかし、
第１図の実施例では負荷抵抗Ｒ１が並列トランジスタＴ
Ｉ、Ｔ２及びＴ５の共通接続されたコレクタに結合され
、その電位が出力トランジスタＴ４のベースに供給され
るのに比較して、第２図の実施例では、負荷抵抗Ｒ２が
トランジスタＴＩＯのコレクタに結合され、その電位が
出力トランジスタＴｌｌのベースに供給される。このた
め、出力トランジスタＴｌｌは、トランジスタＴＩＯの
コレクタ電位が論理ハイレベルとなる場合、すなわち論
理入力信号Ｄｌｌ又はＤＩ２のいずれかが第１の基準電
位Ｖｂｂ１よりも高いハイレベルである場合に、オン状
態となる。このとき、出力用外部端子００２のレベルは
、ワイヤドオアされる他の出力用外部端子の出力トラン
ジスタの状態に関係なく、論理ハイレベルとなる。一方
、出力トランジスタＴｌｌは、トランジスタＴＩＯのコ
レクタ電位がロウレベルとなる場合、すなわち論理入力
信号Ｄｌｌ及びＤＩ２がともに第２の基準電位■ｂｂ２
よりも低いロウレベルである場合に、カットオフ状態と
なる。このとき、出力用外部端子り。

２のレベルは、ワイヤドオアされる他の出力用外部端子
の出力トランジスタがすべてオフ状態であることを条件
に、論理ロウレベルとなる。

つまり、第２図の出力回路は、試験制御信号ＴＳＴ及び
反転試験データ信号ＴＤがともに論理ロウレベルである
ことを条件に、その出力用外部端子００２の出力信号レ
ベルｄｏ２が、 ｄｏ２＝Ｄ１３＋ＤＩ４ となるオアゲート型出力回路として機能する。

一方、試験制御信号ＴＳＴが、第１の基準電位Ｖｂｂ１
よりも高いハイレベルとされる場合、第１図の実施例と
は論理的に逆となり、反転試験データ信号ＴＤが第２の
基準電位Ｖｂｂ２よりも高いハイレベルであるときに、
出力用外部端子ＤＯ２のレベルが論理ロウレベルとされ
、反転試験データ信号ＴＤが第２の基準電位Ｖｂｂ２よ
りも低いロウレベルであるときに、出力用外部端子ＤＯ
２のレベルが論理ハイレベルとされる。

以上のように、この実施例のゲートアレイの出力回路で
は、それぞれのベースに対応する論理入力信号を受ける
並列トランジスタと並列形態に、そのベースに試験制御
信号ＴＳＴを受ける第１のトランジスタが設けられる。

これらのトランジスタは、そのベースに第１の基準電位
Ｖｂｂ１を受ける第２のトランジスタとともに電流スイ
ッチ回路を構成する。また、並列トランジスタ及び第１
のトランジスタと定電流源との間に、そのゲートに第２
の基準電位Ｖｂｂ２を受ける第３のトランジスタが設け
られ、さらに定電流源と第２のトランジスタのコレクタ
との間に、そのベースにＥＭデデー信号を受ける第４の
トランジスタが設けられる。

このため、この実施例の出力回路は、試験制御信号ＴＳ
Ｔ及び試験データ信号ＴＤがともに論理ロウレベルであ
るときには、通常のノアゲート型又はオアゲート型の出
力回路として機能するが、試験制御信号ＴＳＴを論理ハ
イレベルとする試験・診断モードの場合、出力用外部端
子のレベルを試験データ信号ＴＤに従ったレベルに固定
することができる。したがって、このようなゲートアレ
イ集積回路等の複数のＬＳＩを一つのボードに搭載する
場合でも、多数の試験用ピンを用いることなく、前段の
ＬＳＩの出力信号を固定することができ、後段のＬＳＩ
に所定の試験データを供給することができる。このため
、ボード上に構成されるディジタル装置の試験・診断動
作を効率化できるものである。

以上の本実施例に示されるように、この発明をＥＣＬ回
路によって構成されるゲートアレイなどの出力回路に通
用した場合、次のような効果が得られる。すなわち、 （１）それぞれのベースに論理入力信号を受ける並列ト
ランジスタと並列形態にそのベースに試験制御信号を受
ける第１のトランジスタを設け、上記並列トランジスタ
及び上記並列トランジスタとともに電流スイッチ回路を
構成する第２のトランジスタの共通接続されたエミッタ
と定電流源との間にそのベースに第２の基準電位を受け
る第３のトランジスタを設け、また上記第２のトランジ
スタのコレクタと上記定電流源との間にそのベースに試
験データ信号を受ける第４のトランジスタを設けること
で、出力用外部端子の出力信号レベルを、上記試験制御
信号に従って選択的に試験データ信号に対応する出力レ
ベルに固定することができるという効果が得られる。

（２）上記（１）項により、ゲートアレイ等の複数のＬ
ＳＩを一つのボードに搭載する場合でも、前段のＬＳＩ
の出力信号を固定することによって、試験用ピンを用い
ることなく後段のＬＳＩの入力信号を規定できるという
効果が得られる。

（３）上記（１）項及び（２）項により、ゲートアレイ
等長（の外部端子を有する複数のＬＳＩが搭載されるデ
ィジタル装置について、製品試験や故障診断を効率的に
また正確に実施することができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図及び第
２図の実施例では、二つの論理入力信号を受けるノアゲ
ート型及びオアゲート型の出力回路をあげているが、論
理入力信号の数は任意であるし、例えば論理回路を直列
形態に積み上げて構成するシリーズゲート回路としても
よい、また、各出力回路に試験・診断用のフリップフロ
ップ回路を設けこれらのフリップフロップ回路によって
いわゆるスキャンバスを構成する場合、それぞれ対応す
るフリップフロップ回路の出力信号を上記実施例の試験
データ信号とすることもよい、また、ゲートアレイなど
の複数のＬＳＩを、一つのマルチチップ４ｊｌ積回路と
して一体化する場合でも、この技術を応用することがで
きるし、試験・診断以外の用途に用いることもできる。

さらに、第１図及び第２図の出力ｇ路の具体的な回路構
成は、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイの出力
回路に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、共通のボードに搭載される
半導体記憶装置や各種のディジタル集積回路にも通用で
きる。本発明は、少なくともＥ　ＣＬ　ｖ回路によって
構成される出力回路を有する半導体集積回路装置及びこ
れらの半導体集積回路装置を含むディジタル装置に広く
適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＥＣＬ回路によって構成されるゲートア
レイ集積回路などの出力回路において、それぞれのベー
スに論理入力信号を受ける並列トランジスタと並列形態
にそのベースに試験制御信号を受ける第１のトランジス
タを設け、上記並列トランジスタ及び上記並列トランジ
スタとともに電流スイッチ回路を構成する第２のトラン
ジスタと定電流源との間にそのベースに第２の基準電位
を受ける第３のトランジスタを設け、また上記第２のト
ランジスタのコレクタと上記定電流源との間にそのベー
スに試験データ信号を受ける第４のトランジスタを設け
ることで、出力用外部端子の出力信号レベルを、上記試
験制御信号に従って、選択的に試験データ信号に対応す
る出力レベルに固定することができ、ゲートアレイ等多
くの外部端子を有する複数のＬＳＩが搭載されて構成さ
れるディジタル装置について、製品試験や故！Ｉ砂断を
効率的にかつ正確に実施することができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたゲートアレイの出力回
路の一実施例を示す回路図、 第２図は、この発明が通用されたゲートアレイの出力回
路のもう一つの実施例を示す回路図、第３図は、複数の
Ｌｌｌが一つのボードに搭載される場合の一例を示す配
置図、 第４図は、従来のゲートアレイの出力回路の一例を示す
回路図である。 Ｔ１〜Ｔ１４・・・ＮＰＮ型バイポーラトランジスタ、
Ｒ１へＲ２・・・負荷抵抗、１５１〜■Ｓ２・・・定電
流源。 ＬＳＩＡ、ＬＳＩＢ・・・大規模半導体集積回路。 ！ｓ１図 第２図 ｅｅ 第３図 ■ピピ

Claims (1)

1. 【特許請求の範囲】 １、コレクタ及びエミッタが共通接続されそれぞれのベ
   ースに対応する論理入力信号を受ける並列トランジスタ
   と、上記並列トランジスタと並列形態に設けられそのベ
   ースに試験制御信号を受ける第１のトランジスタと、そ
   のエミッタが上記並列トランジスタ及び上記第１のトラ
   ンジスタのエミッタと共通接続されそのベースに第１の
   基準電位を受ける第２のトランジスタと、上記並列トラ
   ンジスタ及び上記第１のトランジスタの共通接続された
   コレクタ及び／又は上記第２のトランジスタのコレクタ
   と第１の電源電圧との間に設けられる負荷手段と、その
   コレクタが上記並列トランジスタ及び上記第１のトラン
   ジスタの共通接続されたエミッタに結合されそのエミッ
   タが定電流源回路に結合されまたそのベースに第２の基
   準電位を受ける第３のトランジスタと、そのコレクタが
   上記第２のトランジスタのコレクタに結合されそのエミ
   ッタが上記第３のトランジスタのエミッタに共通接続さ
   れまたそのベースに試験データ信号を受ける第４のトラ
   ンジスタと、上記第３及び第４のトランジスタの共通接
   続されたエミッタと第２の電源電圧との間に設けられる
   定電流源回路と、そのコレクタが上記第１の電源電圧に
   結合されそのエミッタが出力用外部端子に結合されまた
   そのベースに上記並列トランジスタ及び上記第１のトラ
   ンジスタの共通接続されたコレクタ電位又は上記第２の
   トランジスタのコレクタ電位を受ける出力トランジスタ
   を含み、上記出力用外部端子に、上記試験データ信号に
   対応した所定の出力信号が上記試験制御信号に従って選
   択的に出力されることを特徴とする半導体集積回路装置
   。 ２、上記半導体集積回路装置は、ＥＣＬ回路によって構
   成されるゲートアレイであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。