JPH0713855A - メモリアクセス方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 アクセス・モードを複数個有するＤＲＡＭに
おいてアクセス速度を向上させる。 【構成】 ＤＲＡＭのページ・モード動作中においてア
クセス・モードの変更命令があっても、行アドレスが同
一であればＲＡＳのプリチャージを行なわないようにし
て、アクセス速度を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリアクセス方法
およびその装置に関し、さらに詳細にいえば、ダイナミ
ック・ＲＡＭを制御する場合にアクセス・モードが２つ
以上あり、モードの切り換えをアドレス・マップを使用
して行なうメモリアクセス方法およびその装置に関す
る。

【０００２】

【従来の技術】従来から、ダイナミック・ＲＡＭ（以
下、ＤＲＡＭと称する）においては、通常のアクセス・
モードの他に高速のアクセス・モードを備えている場合
が多い。例えば、ある種のビデオ・ＲＡＭ（以下、ＶＲ
ＡＭと称する）においては図６（ａ）に示すように１回
のアクセスで指定されたアドレスを１ビットごと書き込
むモードと、図６（ｂ）に示すように１回のアクセスで
指定されたアドレスだけでなく、行方向に指定されたア
ドレス＋４のアドレスまで同じデータを書き込むモード
とを有している。そして２つのモードの切り換えは主記
憶のアドレス・マップを切り換えることによって行なわ
れるのが一般的である。

【０００３】また、一方、ＤＲＡＭにおいては、通常の
アクセス・モードの他に高速アクセスを実現するため
に、ページ・モード、スタテックカラム・モード等のオ
プション・モードを備えている場合が多い。ページ・モ
ードとはリード・サイクルやライト・サイクルにおいて
行アドレス・ストローブ信号（ＲＡＳ）をアクティブ状
態に保ったまま列アドレス・ストローブ信号（ＣＡＳ）
をクロック入力することで、同一行アドレス上のデータ
をランダムかつ高速にアクセスするモードである。

【０００４】ＤＲＡＭのサイクル時間はワード・ライン
を選び、センス・アンプ動作をするまでの時間および動
作終了後のプリ・チャージ時間が大半であるため、これ
らを省略できるページ・モードは通常モードに比べて高
速にアクセスすることが可能になる。図７は上記したア
ドレス・マップの切り換え方式を採用した、従来のメモ
リアクセス装置を示すブロック図である。このメモリア
クセス装置は所定のメモリ・マップ３１ａを備えたＣＰ
Ｕ３１と、メモリ・マップ３１ａのアドレス６から２０
ビットまでのデータを前データと比較する１５ビットコ
ンパレータ３２と、ＤＲＡＭ３５を駆動させる信号を生
成するＤＲＡＭコントローラ３４とを有している。な
お、メモリ・マップ３１ａはアドレス０から５ビットま
でがページ・モードのデータ、アドレス６から１０ビッ
トまでがミスヒットのデータ、アドレス１６から２０ビ
ットまでがアクセス・モードの切り換えデータがそれぞ
れ記憶されており、アドレス１１から１５ビットまでが
未使用領域となっている。なお、実アドレス空間は０か
ら１０ビットであり、６から１０ビットのアドレスが同
一であれば、ページ・モードアクセスが可能となる。

【０００５】このメモリアクセス装置においては、１５
ビットコンパレータ３２がページ・モードのデータとア
クセス・モードの変更データをまとめて比較し、その判
定結果に基づいてＤＲＡＭコントローラ３４がＤＲＡＭ
３５を駆動するようになっている。

【０００６】

【発明が解決しようとする課題】しかしながら、前記メ
モリアクセス装置によれば、１５ビットコンパレータ３
２がページ・モードのデータとアクセス・モードの変更
データをまとめて前データと比較しているので、ページ
・モードのままでアクセス・モードを移行することがで
きないという問題があった。例えば、図６に示したアク
セス・モードで説明すれば、ページ・モード動作中にお
いて１ビットごとに書き込むモードから４ビットまとめ
て書き込むモードに移行した場合にはページ・モードか
ら抜けてしまうのである。したがって、上記従来の構成
では同一の行アドレスでもアクセス・モードが異なると
行アドレス・ストローブ信号（ＲＡＳ）のプリチャージ
が入ることになるのである。ＲＡＳのプリ・チャージ時
間は同一行アドレスの約２回分のアクセス時間に等しい
ため、アクセス・モードの切り換えが多く発生するシス
テムにおいては、動作速度の低下が無視できないものと
なる。

【０００７】

【発明の目的】この発明は上記の問題点に鑑みてなされ
たものであり、アクセス・モードを複数個有するＤＲＡ
Ｍにおいてアクセス速度を向上することができるメモリ
アクセス方法およびメモリアクセス装置を提供すること
を目的としている。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めの、請求項１のメモリアクセス方法は、通常のアクセ
ス・モードの他に高速アクセス・モードを有し、それら
複数のアクセス・モードの切り換えをアドレス・マップ
を使用して行なうＤＲＡＭのメモリアクセス方法におい
て、ＤＲＡＭに対するアクセス・モードの変更命令があ
ったときに、行アドレスが同一であるか否かを判別し、
行アドレスが同一であると判別された場合は行アドレス
・ストローブ信号のプリ・チャージを省略して変更後の
アクセス・モードでメモリアクセスを行なうようにして
いる。

【０００９】請求項２のメモリアクセス装置は、通常の
アクセス・モードの他に高速アクセス・モードを有し、
それら複数のアクセス・モードの切り換えをアドレス・
マップを使用して行なうＤＲＡＭのメモリアクセス装置
において、ＤＲＡＭに対するアクセス・モードの変更命
令があったときに、行アドレスが同一であるか否かを判
別する行アドレス一致判別手段と、行アドレス一致判別
手段の行アドレスが同一であるという判別信号に応答し
て行アドレス・ストローブ信号のプリ・チャージを省略
して変更後のアクセス・モードでメモリアクセスを行な
うメモリアクセス手段とを有している。

【００１０】

【作用】請求項１のメモリアクセス方法であれば、行ア
ドレスが同一である場合はページ・モード等の高速アク
セスを維持できる状態であることを考慮し、また、行ア
ドレスが同一であると判別された場合は高速アクセス中
に行アドレス・ストローブ信号のプリ・チャージを省略
して変更後のアクセス・モードでメモリアクセスを行な
うのであるから、ページ・モードなどの高速アクセス中
にアクセス・モードを複数回移行させることが可能にな
る。したがって、アクセス・モードの移行の度に高速ア
クセスから抜け出ることになる従来の方法に比べて大幅
にアクセス速度を向上させることができる。

【００１１】請求項２のメモリアクセス装置であれば、
行アドレス一致判別手段がＤＲＡＭに対する高速アクセ
ス中にアクセス・モードの変更命令があったときに、行
アドレスが同一であるか否かを判別し、行アドレス一致
判別手段の行アドレスが同一であるという判別信号に応
答してメモリアクセス手段が行アドレス・ストローブ信
号のプリ・チャージを省略して変更後のアクセス・モー
ドでメモリアクセスを行なう。したがって、同一高速ア
クセス中にアクセス・モードを複数回移行させることが
可能になり、アクセス・モードの移行の度に高速アクセ
スから抜け出ることになる従来の方法に比べて大幅にア
クセス速度を向上させることができる。

【００１２】

【実施例】以下、実施例を示す添付図面によって詳細に
説明する。図１はこの発明のメモリアクセス方法の一実
施例を示すフローチャートである。まずステップＳＰ１
においてページ・モード動作中であるか否かを判別し、
ページ・モード動作中であると判別された場合は、ステ
ップＳＰ２においてアクセス・モードを変更する信号が
出されたか否かを判別し、アクセス・モードを変更する
信号が出されたと判別された場合は、ステップＳＰ３に
おいて実メモリの行アドレスが同一であるか否かを判別
し、実メモリの行アドレスが同一であると判別された場
合は、ステップＳＰ４においてページ・モードをそのま
ま維持したままで（換言すれば、ＲＡＳのプリチャージ
を行なわず）アクセス・モードを変更する。一方、ステ
ップＳＰ３において実メモリの行アドレスが同一でない
と判別された場合は、ステップＳＰ５においてページ・
モードを終了するとともに（換言すれば、ＲＡＳのプリ
チャージを行なって）、アクセス・モードを変更する。
このメモリアクセス方法によれば、高速なページ・モー
ドによる動作中にアクセス・モードの変更命令があった
場合でも実メモリの行アドレスが同一であるか否かを判
別して、同一ならばページ・モードを維持したままでア
クセス・モードに変更するようにしているので、ページ
・モードの高速性を生かしたままアクセス・モードの変
更を行なうことができる。また、実メモリの行アドレス
が同一でない場合はページ・モードを維持できない場合
であるので、この場合はページ・モードを変更した上
で、アクセス・モードの変更を行なうようにする。

【００１３】このようなメモリアクセス方法によれば、
図６に示した場合において説明すれば、ページ・モード
動作中に上記したような１ビットごとに書き込むモード
から４ビットまとめて書き込むモードへの変更命令があ
った場合でも実メモリの行アドレスが同一である場合は
そのページ・モードのままで４ビットまとめて書き込む
モードへの変更を行なうことができるのであるから、従
来のようにアクセス・モードの変更の度ごとにページ・
モードを抜ける場合に比べて、大幅に動作速度を向上さ
せることができる。この効果は、ページ・モード動作中
において、４ビットまとめて書き込むモードから１ビッ
トごとに書き込むモードへの変更を多数回行なうシステ
ムでは特に顕著である。

【００１４】

【実施例２】図２はこの発明のメモリアクセス装置の一
実施例を示すブロック図である。このメモリアクセス装
置は所定のメモリマップ１ａを備えたＣＰＵ１と、アド
レス１６から２０ビットまでのデータを前データと比較
するアクセス・モード判別用の５ビットコンパレータ２
と、アドレス６から１０ビットまでのデータを前データ
と比較するページ・モード判別用の５ビットコンパレー
タ３と、ＤＲＡＭ５を駆動させる信号を生成するＤＲＡ
Ｍコントローラ４とを有している。メモリマップ１ａは
アドレス０から５ビットまでがページ・モードのデー
タ、アドレス６から１０ビットまでがミスヒットのデー
タ、アドレス１６から２０ビットまでがアクセス・モー
ドの切り換えデータがそれぞれ記憶されており、アドレ
ス１１から１５ビットまでが未使用領域となっている。
なお、実アドレス空間は０から１０ビットであり、６か
ら１０ビットのアドレスが同一ならば、ページ・モード
のアクセスが可能となっている。

【００１５】このリアクセス装置においてはペ−ジモー
ド判別用のコンパレータ３によってアドレス・マップ１
ａの６から１０ビットのデータを前のデータと比較して
ページ・モードを判別する。また、アクセス・モード判
別用のコンパレータ２によってアドレス・マップ１ａの
１６から２０ビットのデータを前のデータと比較してア
クセス・モードを判別する。そしてＤＲＡＭコントロー
ラ４の制御部４ａが６から１０ビットのアドレス（行ア
ドレス）が同一である場合は行アドレス・ストローブ信
号（ＲＡＳ）のプリチャージを行なうことなく、アクセ
ス・モードの変更を行なう。したがって、同一ページ・
モードにおいて複数回、アクセス・モードの変更を行な
うことができ、動作速度を大幅に向上させることができ
る。

【００１６】図３はこの実施例のメモリアクセス装置の
ＲＡＳ、ＣＡＳ、ＤＳＦのタイムチャート、図４は図７
に示す従来のメモリアクセス装置のタイムチャートであ
る。なおＤＳＦは４ビットまとめて書き込むモードの動
作パルスである。図４に示す従来のメモリアクセス装置
においてはＤＳＦの動作５０によってＲＡＳのプリチャ
ージ５１がおこなわれ、単位時間あたりのアクセス数が
低下するのに対し、この実施例の構成の図３においては
ＲＡＳがアクティブである時間Ｔ１内において複数回、
アクセス・モードの切り換え（符号５３，５４で示す）
が可能になるので、アクセス速度が向上することが理解
できる。

【００１７】図５はこの実施例のメモリアクセス装置を
ＣＲＴの表示メモリの塗り潰しに使用した場合におい
て、アクセス速度向上の度合いを計算するための図であ
る。そして前記したようなＶＲＡＭを使用して１ビット
ごと書き込むモードと４ビットまとめて書き込むモード
を切り換えながら描画するときに、図７に示す４×７の
領域を描画する場合を比較する。なお、ページ・モード
中において１ドットを描画するのに２サイクル必要であ
り、モード変更を行なって１ドットを描画するのに５サ
イクル必要である。領域は１行において１ビットごとに
書き込むモードで２ドット、高速アクセス・モードで４
ドット、再び１ビットごとに書き込むモードで１ドット
であり、この行が４行ある構成となっている。

【００１８】本実施例の場合、ページ・モード動作中に
おいてアクセス・モードの変更を行なえるので、図５に
示す領域を描画するのに（２×４）×４＝３２サイクル
で描画できるのに対し、従来の構成では（２×２＋５×
２）×４＝５６サイクル必要になる。したがって、本実
施例の構成では５６／３２＝１．７５倍も高速に描画で
きるようになることが分かる。

【００１９】なお、この発明は前記実施例に限定される
ものではなく、この発明の要旨を変更しない範囲内にお
いて種々の設計変更を施すことが可能である。例えば、
前記実施例では高速アクセス・モードとしてページ・モ
ードを例に取って説明したが、ページ・モードの他の高
速モード、例えば、ニブル・モードやスタティック・カ
ラム・モードなどの行アドレス・ストローブ信号がアク
ティブ状態で動作する高速アクセス・モードにおいても
同様に適用が可能である。

【００２０】

【発明の効果】以上のように、請求項１の発明は、同一
高速アクセス中にアクセス・モードを複数回移行させる
ことが可能になり、アクセス・モードの移行の度に高速
アクセスから抜け出ることになる従来の方法に比べて大
幅にアクセス速度を向上させることができるという特有
の効果を奏する。

【００２１】請求項１の発明も、同一高速アクセス中に
アクセス・モードを複数回移行させることが可能にな
り、アクセス・モードの移行の度に高速アクセスから抜
け出ることになる従来の方法に比べて大幅にアクセス速
度を向上させることができるという特有の効果を奏す
る。

【図面の簡単な説明】

【図１】この発明のメモリアクセス方法の一実施例を示
すフローチャートである。

【図２】この発明のメモリアクセス装置の一実施例を示
すブロック図である。

【図３】この発明のメモリアクセス装置のタイムチャー
トの一例である。

【図４】従来のメモリアクセス装置のタイムチャートの
一例である。

【図５】この発明の実施例の効果を説明するための描画
領域を示す図である。

【図６】（ａ）は通常のアクセス・モードを示す図、
（ｂ）は高速アクセス・モードを示す図である。

【図７】従来のメモリアクセス装置の一例を示すブロッ
ク図である。

【符号の説明】

１ａ アドレス・マップ ２ アドレス２０−１６の５ビットコンパレータ ３ アドレス１０−６の５ビットコンパレータ ４ ＤＲＡＭコントローラ ４ａ 制御部 ５ ＤＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 通常のアクセス・モードの他に高速アク
   セス・モードを有し、それら複数のアクセス・モードの
   切り換えをアドレス・マップを使用して行なうダイナミ
   ック・ＲＡＭのメモリアクセス方法において、ダイナミ
   ック・ＲＡＭに対するアクセス・モードの変更命令があ
   ったときに、行アドレスが同一であるか否かを判別し、
   行アドレスが同一であると判別された場合は行アドレス
   ・ストローブ信号のプリ・チャージを省略して変更後の
   アクセス・モードでメモリアクセスを行なうことを特徴
   とするメモリアクセス方法。
2. 【請求項２】 通常のアクセス・モードの他に高速アク
   セス・モードを有し、それら複数のアクセス・モードの
   切り換えをアドレス・マップ（１ａ）を使用して行なう
   ダイナミック・ＲＡＭ（５）のメモリアクセス装置にお
   いて、ダイナミック・ＲＡＭ（５）に対するアクセス・
   モードの変更命令があったときに、行アドレスが同一で
   あるか否かを判別する行アドレス一致判別手段（３）
   と、行アドレス一致判別手段（３）の行アドレスが同一
   であるという判別信号に応答して行アドレス・ストロー
   ブ信号のプリ・チャージを省略して変更後のアクセス・
   モードでメモリアクセスを行なうメモリアクセス手段
   （２）（４）（４ａ）とを有していることを特徴とする
   メモリアクセス装置。