JPH0714925Y2 - アドレススキャン用ラッチ回路 - Google Patents
アドレススキャン用ラッチ回路Info
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- JPH0714925Y2 JPH0714925Y2 JP11770888U JP11770888U JPH0714925Y2 JP H0714925 Y2 JPH0714925 Y2 JP H0714925Y2 JP 11770888 U JP11770888 U JP 11770888U JP 11770888 U JP11770888 U JP 11770888U JP H0714925 Y2 JPH0714925 Y2 JP H0714925Y2
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- Japan
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- signal
- gate
- address
- level
- latch circuit
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Description
【考案の詳細な説明】 〔概要〕 本考案はアドレススキャン用ラッチ回路に関し、さらに
詳しく述べればアドレス信号を受け、アドレス信号に応
じたレベルの信号を出力するアドレススキャン用ラッチ
回路に関し、 ゲート回路数がより少くて済み小型となるアドレススキ
ャン用ラッチ回路を提供することを目的とし、 セット信号を一方の入力端子に受ける第１のORゲート回
路と、前記第１のORゲート回路の出力信号を一方の入力
端子に受けるANDゲート回路とを設け、前記ANDゲート回
路の出力信号を前記第１のORゲート回路の他方の入力端
子に入力せしめるとともに、 スキャンイン信号およびX,Yアドレス信号を受ける第２
のORゲート回路と、 X,Yアドレス信号および前記ANDゲート回路の出力信号を
受けるNOR回路とを設け、前記第２のORゲート回路の出
力信号を、前記ANDゲート回路の他方の入力端子へ入力
せしめるよう構成する。
詳しく述べればアドレス信号を受け、アドレス信号に応
じたレベルの信号を出力するアドレススキャン用ラッチ
回路に関し、 ゲート回路数がより少くて済み小型となるアドレススキ
ャン用ラッチ回路を提供することを目的とし、 セット信号を一方の入力端子に受ける第１のORゲート回
路と、前記第１のORゲート回路の出力信号を一方の入力
端子に受けるANDゲート回路とを設け、前記ANDゲート回
路の出力信号を前記第１のORゲート回路の他方の入力端
子に入力せしめるとともに、 スキャンイン信号およびX,Yアドレス信号を受ける第２
のORゲート回路と、 X,Yアドレス信号および前記ANDゲート回路の出力信号を
受けるNOR回路とを設け、前記第２のORゲート回路の出
力信号を、前記ANDゲート回路の他方の入力端子へ入力
せしめるよう構成する。
本考案はアドレススキャン用ラッチ回路に関し、さらに
詳しく述べれば、アドレス信号を受け、アドレス信号に
応じたレベルの信号を出力するアドレススキャン用ラッ
チ回路に関する。
詳しく述べれば、アドレス信号を受け、アドレス信号に
応じたレベルの信号を出力するアドレススキャン用ラッ
チ回路に関する。
集積回路（IC）や大規模集積回路（LSI）では、多数の
ゲート回路が配設されており、例えば、LSIの入力端子
から入力された信号に対応した出力信号がLSIの出力端
子に、現われるまでには、前述のゲート回路に基因する
遅延時間が生じる。
ゲート回路が配設されており、例えば、LSIの入力端子
から入力された信号に対応した出力信号がLSIの出力端
子に、現われるまでには、前述のゲート回路に基因する
遅延時間が生じる。
この遅延時間が規格に定められた範囲内か否かを試験す
るためにアドレススキャン用ラッチ回路が用いられる。
るためにアドレススキャン用ラッチ回路が用いられる。
第２図は、このような遅延時間測定が行われるLSI1内部
の要部構成図である。
の要部構成図である。
同図において、１はLSI,2aは信号入力端子,2bは信号出
力端子,3aはORゲート回路、（以下ORゲートという）、3
b,3cはNORゲート回路（以下NORゲートという）、3dはOR
ゲート、4a,4bは、アドレススキャン用ラッチ回路であ
る。
力端子,3aはORゲート回路、（以下ORゲートという）、3
b,3cはNORゲート回路（以下NORゲートという）、3dはOR
ゲート、4a,4bは、アドレススキャン用ラッチ回路であ
る。
アドレススキャン用ラッチ回路4a,4bは、信号入力端子2
aから入力された信号がLSI1内部のゲート回路を経由
し、この入力信号に対応した信号が信号出力端子2bに現
われるまでに、信号が伝播する経路を選択するために用
いられる。
aから入力された信号がLSI1内部のゲート回路を経由
し、この入力信号に対応した信号が信号出力端子2bに現
われるまでに、信号が伝播する経路を選択するために用
いられる。
例えば、アドレススキャン用ラッチ回路4a,4bの出力信
号レベルが各々Ｈ（ハイ）,L（ロー）の場合、信号入力
端子2aに実線で示す信号Soが入力されると、ORゲート3a
を経由してNORゲート3b,3cに到達するが、NORゲート3b
にはアドレススキャン用ラッチ回路4aからＨレベルの信
号が入力されているため、NORゲート3bの出力信号はＬ
レベルのまゝであり、他方、NORゲート3cにはアドレス
スキャン用ラッチ回路4bからＬレベルの信号が入力され
ているため、NORゲート3cの出力信号は実線S0′で示す
ように入力信号のレベルに一致したレベルとなる。
号レベルが各々Ｈ（ハイ）,L（ロー）の場合、信号入力
端子2aに実線で示す信号Soが入力されると、ORゲート3a
を経由してNORゲート3b,3cに到達するが、NORゲート3b
にはアドレススキャン用ラッチ回路4aからＨレベルの信
号が入力されているため、NORゲート3bの出力信号はＬ
レベルのまゝであり、他方、NORゲート3cにはアドレス
スキャン用ラッチ回路4bからＬレベルの信号が入力され
ているため、NORゲート3cの出力信号は実線S0′で示す
ように入力信号のレベルに一致したレベルとなる。
従って入力信号と一致した信号レベルを有する信号はNO
Rゲート3cを経由して、ORゲート3dを通り、出力端子2b
に現われる。
Rゲート3cを経由して、ORゲート3dを通り、出力端子2b
に現われる。
このようにして、アドレススキャン回路4a,4bの出力信
号レベルが各H,Lの場合、信号入力端子2aに入力された
信号は、ORゲート3a,NORゲート3c,ORゲート3dの経路
（経路Ａ）を通って信号出力端子2bに現われるので信号
入力端子2aと信号出力端子2bにおける信号を比較するこ
とにより経路Ａにおける信号伝播遅延時間を測定でき
る。
号レベルが各H,Lの場合、信号入力端子2aに入力された
信号は、ORゲート3a,NORゲート3c,ORゲート3dの経路
（経路Ａ）を通って信号出力端子2bに現われるので信号
入力端子2aと信号出力端子2bにおける信号を比較するこ
とにより経路Ａにおける信号伝播遅延時間を測定でき
る。
そしてアドレススキャン用ラッチ回路4a,4bの出力信号
が各々L,Hの場合、入力信号はORゲート3a,NORゲート3b,
ORゲート3dの経路（経路Ｂ）を通って信号出力端子2bに
現われる。
が各々L,Hの場合、入力信号はORゲート3a,NORゲート3b,
ORゲート3dの経路（経路Ｂ）を通って信号出力端子2bに
現われる。
この場合、信号入力端子2aと信号出力端子2bにおける信
号を比較することにより経路Ｂにおける信号伝播遅延時
間を測定できる。
号を比較することにより経路Ｂにおける信号伝播遅延時
間を測定できる。
このようにアドレススキャン用ラッチ回路4a,4bは信号
の伝播経路を選択するために用いられる。集積回路を小
型化するためにはアドレススキャン用ラッチ回路4a,4b
を構成するゲート回路数を少くすることが望まれる。
の伝播経路を選択するために用いられる。集積回路を小
型化するためにはアドレススキャン用ラッチ回路4a,4b
を構成するゲート回路数を少くすることが望まれる。
第３図は、従来のアドレススキャン用ラッチ回路の構成
図であり、5a〜5cはオア（OR）ゲート、5dはアンド（AN
D）ゲート、6aはORゲート,6bはノア（NOR）ゲート、 7aはデータ入力端子、7bはクロック信号入力端子、7c
はセット信号SET入力端子、7dはスキャンイン▲▼
信号入力端子、7e,7fは各X,Yアドレス信号▲▼，
▲▼入力端子、8a,8bは信号出力端子である。
図であり、5a〜5cはオア（OR）ゲート、5dはアンド（AN
D）ゲート、6aはORゲート,6bはノア（NOR）ゲート、 7aはデータ入力端子、7bはクロック信号入力端子、7c
はセット信号SET入力端子、7dはスキャンイン▲▼
信号入力端子、7e,7fは各X,Yアドレス信号▲▼，
▲▼入力端子、8a,8bは信号出力端子である。
ORゲート5a〜5c,ANDゲート5dはラッチ回路を形成し、OR
ゲート6a,NORゲート6bは、スキャン回路を形成する。
ゲート6a,NORゲート6bは、スキャン回路を形成する。
なお、ORゲート5bは、スキュードライバと称され、その
出力信号の内のサンプル信号はORゲート5aに入力され、
もう一方の出力信号であるホールド信号はORゲート5cへ
入力される。第４図は第３図に示したアドレススキャン
用ラッチ回路の動作を説明するための信号波形図であ
り、データ信号Ｄが端子7aに印加されており、クロック
パルスCpが端子7bに入力されると、このクロックパルス
Cpの立下りに同期して、信号出力端子8aにはデータ信号
Ｄと同じレベル（Ｈレベル又はＬレベル）の出力信号が
現われる。次のクロックパルスCpがクロック信号入力端
子7bに入力され、かつ端子7aに入力されるデータ信号Ｄ
のレベルが反転する場合以外は信号出力端子8aに現われ
た信号レベルは保持される。
出力信号の内のサンプル信号はORゲート5aに入力され、
もう一方の出力信号であるホールド信号はORゲート5cへ
入力される。第４図は第３図に示したアドレススキャン
用ラッチ回路の動作を説明するための信号波形図であ
り、データ信号Ｄが端子7aに印加されており、クロック
パルスCpが端子7bに入力されると、このクロックパルス
Cpの立下りに同期して、信号出力端子8aにはデータ信号
Ｄと同じレベル（Ｈレベル又はＬレベル）の出力信号が
現われる。次のクロックパルスCpがクロック信号入力端
子7bに入力され、かつ端子7aに入力されるデータ信号Ｄ
のレベルが反転する場合以外は信号出力端子8aに現われ
た信号レベルは保持される。
本来のラッチ回路は前述のような動作をするがアドレス
スキャン回路が付設されているため、信号出力端子8aに
現われる信号は次のように制御される。Ｌレベルのスキ
ャンインパルスPSIが端子7dに入力されたとき、X,Yアド
レス信号入力端子7e,7fに入力されるアドレス信号▲
▼，▲▼がともにＬレベルのときのみ、同図
（ｃ）に実線で示すように出力端子8aに現われていたＨ
レベルの信号はＬレベルに反転する。
スキャン回路が付設されているため、信号出力端子8aに
現われる信号は次のように制御される。Ｌレベルのスキ
ャンインパルスPSIが端子7dに入力されたとき、X,Yアド
レス信号入力端子7e,7fに入力されるアドレス信号▲
▼，▲▼がともにＬレベルのときのみ、同図
（ｃ）に実線で示すように出力端子8aに現われていたＨ
レベルの信号はＬレベルに反転する。
従って、アドレス信号がともにＨレベル又はどちらか一
方がＬレベルのときには、出力端子8aに現われているＨ
レベルの信号はそのまゝ保持される。
方がＬレベルのときには、出力端子8aに現われているＨ
レベルの信号はそのまゝ保持される。
従ってアドレス信号入力端子7e,7fに入力するアドレス
信号レベルを選定することにより、その出力をＨレベル
又はＬレベルに設定できる。
信号レベルを選定することにより、その出力をＨレベル
又はＬレベルに設定できる。
なお、セット信号SETはアドレススキャン用ラッチ回路
の信号出力端子8aの出力をＨレベルとするためのもので
ある。またアドレス信号▲▼，▲▼を共に
Ｌレベルにすると、ラッチ回路に保持されている信号の
レベルが反転した信号が端子8bに現われる。
の信号出力端子8aの出力をＨレベルとするためのもので
ある。またアドレス信号▲▼，▲▼を共に
Ｌレベルにすると、ラッチ回路に保持されている信号の
レベルが反転した信号が端子8bに現われる。
上記従来のアドレススキャン用ラッチ回路は、ORゲート
5a〜5cおよびANDゲート5dの合計４つのゲート回路を必
要とし、アドレススキャン用ラッチ回路が大型となり、
とくに集積回路にこのようなアドレススキャン用ラッチ
回路を多数内蔵する場合が多く、集積回路が大型化す
る。
5a〜5cおよびANDゲート5dの合計４つのゲート回路を必
要とし、アドレススキャン用ラッチ回路が大型となり、
とくに集積回路にこのようなアドレススキャン用ラッチ
回路を多数内蔵する場合が多く、集積回路が大型化す
る。
本考案は、かかる点に鑑みなされたものでゲート回路数
がより少くて済み小型になるアドレススキャン用ラッチ
回路を提供することを目的とする。
がより少くて済み小型になるアドレススキャン用ラッチ
回路を提供することを目的とする。
第１図は本考案の原理を説明する図である。
9aはセット信号SET及びANDゲート回路9bの出力信号を受
ける第１のORゲート回路、9bは第１のORゲート回路9aの
出力信号および第２のORゲート回路10aの出力信号を受
けるANDゲート回路である。
ける第１のORゲート回路、9bは第１のORゲート回路9aの
出力信号および第２のORゲート回路10aの出力信号を受
けるANDゲート回路である。
10bはNORゲート回路である。
第１のORゲート回路9aとANDゲート回路9bによりラッチ
回路を形成し、セット信号SETが端子7cに入力される
と、ラッチ回路の出力信号ＱはＨレベルとなる。
回路を形成し、セット信号SETが端子7cに入力される
と、ラッチ回路の出力信号ＱはＨレベルとなる。
この状態で、スキャンインパルスをスキャンイン信号入
力端子7dに入力するとアドレス信号入力端子7e,7fへ入
力するアドレス信号▲▼，▲▼がともにＬ
レベルの場合のみラッチ回路の出力端子8aの信号は、Ｌ
レベルとなり、それ以外つまり、アドレス信号▲
▼，▲▼の双方がＨレベル又はどちらか一方のア
ドレス信号▲▼，▲▼がＨレベルの場合は
ラッチ回路の出力端子8aの信号はＨレベルである。
力端子7dに入力するとアドレス信号入力端子7e,7fへ入
力するアドレス信号▲▼，▲▼がともにＬ
レベルの場合のみラッチ回路の出力端子8aの信号は、Ｌ
レベルとなり、それ以外つまり、アドレス信号▲
▼，▲▼の双方がＨレベル又はどちらか一方のア
ドレス信号▲▼，▲▼がＨレベルの場合は
ラッチ回路の出力端子8aの信号はＨレベルである。
従って、ラッチ回路の出力信号ＱをＬレベルにする場合
は、アドレス信号▲▼，▲▼をともにＬレ
ベルにし、又ラッチ回路の出力信号ＱをＨレベルにする
場合は、アドレス信号▲▼，▲▼の少くと
も一方をＨレベルにすればよい。
は、アドレス信号▲▼，▲▼をともにＬレ
ベルにし、又ラッチ回路の出力信号ＱをＨレベルにする
場合は、アドレス信号▲▼，▲▼の少くと
も一方をＨレベルにすればよい。
このようにしてラッチ回路の出力信号レベルをアドレス
信号により選択できる。
信号により選択できる。
そして本考案に係るアドレススキャン用ラッチ回路はゲ
ート回路数は４つで済み小型となる。
ート回路数は４つで済み小型となる。
以下図面を参照して本考案の実施例を詳説する。
第１図は本考案の実施例構成を説明する図である。
第１のORゲート回路（以下ORゲートという）9aとANDゲ
ート回路（以下ANDゲートという）9bでラッチ回路を構
成し、第２のORゲート（以下ORゲートという）10aとNOR
ゲート10bで、スキャン回路を構成する。
ート回路（以下ANDゲートという）9bでラッチ回路を構
成し、第２のORゲート（以下ORゲートという）10aとNOR
ゲート10bで、スキャン回路を構成する。
ラッチ回路の出力信号ＱをＨレベルにするためには、第
４図（ｄ），（ｅ）に示すようにスキャンイン信号▲
▼をＨレベルとした状態でセット信号入力端子7cにＨ
レベルのセットパルスPsを入力する。ORゲート9aに入力
されたセットパルスPsは、このORゲート9aを通過した
後、ANDゲート9bに入力される。またANDゲート9bにはOR
ゲート10aからＨレベルの信号（前述したＨレベルのス
キャンイン信号▲▼）が入力される。従ってANDゲ
ート9bの出力信号は同図（ｃ）に一点鎖線で示すように
Ｈレベルとなる。このANDゲート9bのＨレベルの出力信
号はORゲート9aへ入力されるため、ANDゲート9bの出力
はＨレベルを保持する。
４図（ｄ），（ｅ）に示すようにスキャンイン信号▲
▼をＨレベルとした状態でセット信号入力端子7cにＨ
レベルのセットパルスPsを入力する。ORゲート9aに入力
されたセットパルスPsは、このORゲート9aを通過した
後、ANDゲート9bに入力される。またANDゲート9bにはOR
ゲート10aからＨレベルの信号（前述したＨレベルのス
キャンイン信号▲▼）が入力される。従ってANDゲ
ート9bの出力信号は同図（ｃ）に一点鎖線で示すように
Ｈレベルとなる。このANDゲート9bのＨレベルの出力信
号はORゲート9aへ入力されるため、ANDゲート9bの出力
はＨレベルを保持する。
このようにして、スキャンイン信号▲▼をＨレベル
とした状態でセット信号入力端子7cにＨレベルのセット
パルスを入力することによりラッチ回路の出力ＱはＨレ
ベルとなる。
とした状態でセット信号入力端子7cにＨレベルのセット
パルスを入力することによりラッチ回路の出力ＱはＨレ
ベルとなる。
ラッチ回路の出力ＱをＬレベルとするためには、アドレ
ス信号入力端子7e,7fに入力されるアドレス信号▲
▼，▲▼をともに、Ｌレベルにした状態で第４
図（ｄ）に示すようにＬレベルのスキャンインパルスP
SIをスキャンイン信号入力端子7dに入力する。
ス信号入力端子7e,7fに入力されるアドレス信号▲
▼，▲▼をともに、Ｌレベルにした状態で第４
図（ｄ）に示すようにＬレベルのスキャンインパルスP
SIをスキャンイン信号入力端子7dに入力する。
ORゲート10aの入力信号は全てＬレベルであるため、こ
のORゲート10aの出力はＬレベルとなり、ANDゲート9bに
このＬレベルの信号が入力される。
のORゲート10aの出力はＬレベルとなり、ANDゲート9bに
このＬレベルの信号が入力される。
従ってANDゲート9bの出力はＬレベルとなる。
このＬレベルの信号はORゲート9aへ入力されるので、OR
ゲート9aを経由してANDゲート9bへ再入力され、 以後、この過程が繰り返えされるため、ANDゲート9bの
出力はＬレベル状態が保持される。
ゲート9aを経由してANDゲート9bへ再入力され、 以後、この過程が繰り返えされるため、ANDゲート9bの
出力はＬレベル状態が保持される。
このようにラッチ回路の出力ＱをＬレベルにするために
は、アドレス信号入力端子7e,7fに入力されるアドレス
信号▲▼，▲▼をともにＬレベルにし、か
つスキャンイン信号入力端子7dにＬレベルのスキャンイ
ンパルスPSIを入力すればよい。
は、アドレス信号入力端子7e,7fに入力されるアドレス
信号▲▼，▲▼をともにＬレベルにし、か
つスキャンイン信号入力端子7dにＬレベルのスキャンイ
ンパルスPSIを入力すればよい。
第５図は、前述の実施例で説明したアドレススキャン用
ラッチ回路を複数個行列状に配設した場合を模式的に示
す図である。
ラッチ回路を複数個行列状に配設した場合を模式的に示
す図である。
同図において、L11，L12……Lmnは各々、前述の実施例
で説明したアドレススキャン用ラッチ回路であり、図示
しないが、各々のセット信号入力端子は相互に接続され
ており、かつ、各々のスキャンイン信号入力端子も相互
に接続されているのでセット信号およびスキャンイン信
号は各アドレススキャン用ラッチ回路に共通に与えられ
る。
で説明したアドレススキャン用ラッチ回路であり、図示
しないが、各々のセット信号入力端子は相互に接続され
ており、かつ、各々のスキャンイン信号入力端子も相互
に接続されているのでセット信号およびスキャンイン信
号は各アドレススキャン用ラッチ回路に共通に与えられ
る。
ADDX,ADDYは各々X,Yアドレスレコーダ,BX,BYはX,Yアド
レスバスであり、X,YアドレスバスBX,BYに与えられたX,
YアドレスはX,YアドレスレコーダADDX,ADDY,によりレコ
ードされて、アドレス信号線PX1，PX2，………PXmおよ
びPY1，PY2，………PYnに与えられる。
レスバスであり、X,YアドレスバスBX,BYに与えられたX,
YアドレスはX,YアドレスレコーダADDX,ADDY,によりレコ
ードされて、アドレス信号線PX1，PX2，………PXmおよ
びPY1，PY2，………PYnに与えられる。
Ｘアドレス信号線PX1は第１行目のアドレススキャン用
ラッチ回路L11，L12，………L1nのＸアドレス信号入力
端子X11，X12，………X1nに共通接続されており、他の
Ｘアドレス信号線PX2，…PXmも各々同様に第２行目…第
ｍ行目に位置するアドレススキャン用ラッチ回路L21，L
22…Lm1，Lm2…LmnのＸアドレス信号入力端子X21，X22
…Xm1，Xm2…Xmnに共通に接続される。
ラッチ回路L11，L12，………L1nのＸアドレス信号入力
端子X11，X12，………X1nに共通接続されており、他の
Ｘアドレス信号線PX2，…PXmも各々同様に第２行目…第
ｍ行目に位置するアドレススキャン用ラッチ回路L21，L
22…Lm1，Lm2…LmnのＸアドレス信号入力端子X21，X22
…Xm1，Xm2…Xmnに共通に接続される。
Ｙアドレス信号線PY1，PY2，…PYnと各列に位置するア
ドレススキャン用ラッチ回路L11，L21，…L12，L22…L
1n，L2n，…のＹアドレス信号入力端子との接続関係も
同様であって、例えば、Ｙアドレス信号線PY1は第１列
目に位置するアドレススキャン用ラッチ回路L11，L21，
…Lm1のＹアドレス信号入力端子Y11，Y21…Ym1に接続さ
れる。
ドレススキャン用ラッチ回路L11，L21，…L12，L22…L
1n，L2n，…のＹアドレス信号入力端子との接続関係も
同様であって、例えば、Ｙアドレス信号線PY1は第１列
目に位置するアドレススキャン用ラッチ回路L11，L21，
…Lm1のＹアドレス信号入力端子Y11，Y21…Ym1に接続さ
れる。
セット信号SETとしてハイレベルのパルスを全てのアド
レススキャン用ラッチ回路L11〜Lmnに与えると、これら
全てのアドレススキャン用ラッチ回路L11〜Lmnの出力は
前述したようにＨレベルとなる。
レススキャン用ラッチ回路L11〜Lmnに与えると、これら
全てのアドレススキャン用ラッチ回路L11〜Lmnの出力は
前述したようにＨレベルとなる。
そして、これら行列状に配設されたアドレススキャン用
ラッチ回路L11〜Lmnの内の特定のものを選択し、その出
力をＬレベルにする場合は、前述したように、その特定
の選択されたアドレススキャン用ラッチ回路のX,Yアド
レス信号の入力端子にのみＬレベルのアドレス信号を加
えるべくX,Yアドレス信号がアドレスバスBX,BYに与えら
れる。
ラッチ回路L11〜Lmnの内の特定のものを選択し、その出
力をＬレベルにする場合は、前述したように、その特定
の選択されたアドレススキャン用ラッチ回路のX,Yアド
レス信号の入力端子にのみＬレベルのアドレス信号を加
えるべくX,Yアドレス信号がアドレスバスBX,BYに与えら
れる。
従って、この特定の選択されたアドレススキャン用ラッ
チ回路の出力のみがＬレベルとなり、他の全てのアドレ
ススキャン用ラッチ回路の出力はＨレベルである。
チ回路の出力のみがＬレベルとなり、他の全てのアドレ
ススキャン用ラッチ回路の出力はＨレベルである。
以上説明したように、特定の選択されたアドレススキャ
ン用ラッチ回路のみの出力レベルを所望のＬレベルとす
ることができ、このようにして得られたアドレススキャ
ン用ラッチ回路の出力信号を用いて第２図に関連して説
明したような信号伝播経路の選択が可能となり、アドレ
ススキャン用ラッチ回路としての機能を果すことができ
る。
ン用ラッチ回路のみの出力レベルを所望のＬレベルとす
ることができ、このようにして得られたアドレススキャ
ン用ラッチ回路の出力信号を用いて第２図に関連して説
明したような信号伝播経路の選択が可能となり、アドレ
ススキャン用ラッチ回路としての機能を果すことができ
る。
このように本考案に係わるアドレススキャン用ラッチ回
路はORゲートが２個、ANDゲートが１個、NORゲートが１
個の４ゲートで済みゲート数が少くて済み、アドレスス
キャン用ラッチ回路が小型となり、とくに集積回路に用
いるのに適している。
路はORゲートが２個、ANDゲートが１個、NORゲートが１
個の４ゲートで済みゲート数が少くて済み、アドレスス
キャン用ラッチ回路が小型となり、とくに集積回路に用
いるのに適している。
第１図は本考案に係わるアドレススキャン用ラッチ回路
の原理および実施例構成を説明するための図、 第２図は、LSI内部の要部構成図、第３図は従来のアド
レススキャン用ラッチ回路の構成図、第４図は、アドレ
ススキャン用ラッチ回路の動作を説明するための信号波
形図、第５図はアドレススキャン用ラッチ回路を行列状
に配設した図である。 5a〜5c:ORゲート,5d:ANDゲート,6a:ORゲート,6b:NORゲ
ート,9a:ORゲート,9b:ANDゲート。
の原理および実施例構成を説明するための図、 第２図は、LSI内部の要部構成図、第３図は従来のアド
レススキャン用ラッチ回路の構成図、第４図は、アドレ
ススキャン用ラッチ回路の動作を説明するための信号波
形図、第５図はアドレススキャン用ラッチ回路を行列状
に配設した図である。 5a〜5c:ORゲート,5d:ANDゲート,6a:ORゲート,6b:NORゲ
ート,9a:ORゲート,9b:ANDゲート。
Claims (1)
- 【請求項１】セット信号を一方の入力端子に受ける第１
のORゲート回路（9a）と、前記第１のORゲート回路（9
a）の出力信号を一方の入力端子に受けるANDゲート回路
（9b）とを設け、 前記ANDゲート回路（9b）の出力信号を前記第１のORゲ
ート回路（9a）の他方の入力端子に入力せしめるととも
に、 スキャンイン信号およびX,Yアドレス信号を受ける第２
のORゲート回路（10a）と、前記X,Yアドレス信号および
前記ANDゲート回路（9b）の出力信号を受けるNORゲート
回路（10b）とを設け、 前記第２のORゲート回路（10a）の出力信号を、前記AND
ゲート回路（9b）の他方の入力端子へ入力せしめること
を特徴とするアドレススキャン用ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770888U JPH0714925Y2 (ja) | 1988-09-07 | 1988-09-07 | アドレススキャン用ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770888U JPH0714925Y2 (ja) | 1988-09-07 | 1988-09-07 | アドレススキャン用ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239181U JPH0239181U (ja) | 1990-03-15 |
| JPH0714925Y2 true JPH0714925Y2 (ja) | 1995-04-10 |
Family
ID=31361402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11770888U Expired - Lifetime JPH0714925Y2 (ja) | 1988-09-07 | 1988-09-07 | アドレススキャン用ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714925Y2 (ja) |
-
1988
- 1988-09-07 JP JP11770888U patent/JPH0714925Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239181U (ja) | 1990-03-15 |
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