JPS6258340A - レジスタ更新機構 - Google Patents
レジスタ更新機構Info
- Publication number
- JPS6258340A JPS6258340A JP60197935A JP19793585A JPS6258340A JP S6258340 A JPS6258340 A JP S6258340A JP 60197935 A JP60197935 A JP 60197935A JP 19793585 A JP19793585 A JP 19793585A JP S6258340 A JPS6258340 A JP S6258340A
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- Pending
Links
- 238000012986 modification Methods 0.000 claims description 14
- 230000004048 modification Effects 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 206010000210 abortion Diseases 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理xZfにおけるメモリアドレスの計算
に必要なインデクスレジスタ等の更新機構に関するもの
である。
に必要なインデクスレジスタ等の更新機構に関するもの
である。
パイプライン制御方式で命令を実行する情報処理装置に
おいて、命令の読出し、解読、実行の各ステップは各々
読み出し部、解読部、実行部で行なわれる。この場合、
命令の実効アドレスは解読部で求められるが、インデク
ス修飾がある場合のインデクスレジスタの更新は実行部
内で行なわれる。このため解読部から実行部へインデク
スレジスタの更新情報の受渡しが必要となる。
おいて、命令の読出し、解読、実行の各ステップは各々
読み出し部、解読部、実行部で行なわれる。この場合、
命令の実効アドレスは解読部で求められるが、インデク
ス修飾がある場合のインデクスレジスタの更新は実行部
内で行なわれる。このため解読部から実行部へインデク
スレジスタの更新情報の受渡しが必要となる。
第2図は従来のレジスタ更新機構のブロック図であり、
レジスタ修飾手段1と保持手段4に命令解読部からデー
タがセットされると、実行部で命令を実行する直前にこ
のデータを用いてレジスタを更新するよう動作する。即
ち、レジスタ修飾手段Iには命令解読部より更新するレ
ジスタの指定情報がセットされ、レジスタ選択回路3は
その指定情報に基づいてレジスタ部2の複数のレジスタ
の中から1個のレジスタを選択し、その選択されたレジ
スタの内容が加算器6の一方の入力に加えられる。一方
、保持手段4には命令解読部よりレジスタ更新情報がセ
ントされ、定数発生手段5はレジスタ更新情報中の増加
更新・減少更新の方向指示および更新数情報等に応じた
正あるいは負の定数を発生し、加算器6の他方の人力に
加える。
レジスタ修飾手段1と保持手段4に命令解読部からデー
タがセットされると、実行部で命令を実行する直前にこ
のデータを用いてレジスタを更新するよう動作する。即
ち、レジスタ修飾手段Iには命令解読部より更新するレ
ジスタの指定情報がセットされ、レジスタ選択回路3は
その指定情報に基づいてレジスタ部2の複数のレジスタ
の中から1個のレジスタを選択し、その選択されたレジ
スタの内容が加算器6の一方の入力に加えられる。一方
、保持手段4には命令解読部よりレジスタ更新情報がセ
ントされ、定数発生手段5はレジスタ更新情報中の増加
更新・減少更新の方向指示および更新数情報等に応じた
正あるいは負の定数を発生し、加算器6の他方の人力に
加える。
加算器6は再入力を加算し、その加算結果がレジスタ選
択回路3で選択されたレジスタ部2のレジスタへ書き戻
され、所定のレジスタ更新が完了する。
択回路3で選択されたレジスタ部2のレジスタへ書き戻
され、所定のレジスタ更新が完了する。
ところで、実行部で命令を実行中に例外、例えば仮想記
憶のメモリ管理についての例外が発生し現在実行中の命
令を失敗(アボート)シた時、インデクスレジスタとし
て使用されたレジスタを更新したままにしておくと、命
令を再開しようとしたとき正しく再開することが出来な
い。失敗した命令を正しく再開するためにはインデクス
レジスタの更新をキャンセルしておかなければならない
。
憶のメモリ管理についての例外が発生し現在実行中の命
令を失敗(アボート)シた時、インデクスレジスタとし
て使用されたレジスタを更新したままにしておくと、命
令を再開しようとしたとき正しく再開することが出来な
い。失敗した命令を正しく再開するためにはインデクス
レジスタの更新をキャンセルしておかなければならない
。
このようなインデクスレジスタの更新のキャンセルは、
第2図の従来構成では、例外が発生するとその旨を示す
例外信号に応答して、ファームウェアがレジスタの逆更
新に必要なデータを作成して上記バスを介してレジスタ
修飾手段1と保持手段4にそのデータをセントする等の
処理で行なわれていた。そのため、ファームウェアの容
量が増加し、また例外処理時間の増加を招くという問題
点があった。
第2図の従来構成では、例外が発生するとその旨を示す
例外信号に応答して、ファームウェアがレジスタの逆更
新に必要なデータを作成して上記バスを介してレジスタ
修飾手段1と保持手段4にそのデータをセントする等の
処理で行なわれていた。そのため、ファームウェアの容
量が増加し、また例外処理時間の増加を招くという問題
点があった。
本発明はこのような従来の問題点を解決したもので、そ
の目的は、レジスタの更新のキャンセルをファームウェ
ア容量をあまり増加させずに実現でき、また、例外処理
時間も短縮できるようにすることにある。
の目的は、レジスタの更新のキャンセルをファームウェ
ア容量をあまり増加させずに実現でき、また、例外処理
時間も短縮できるようにすることにある。
本発明は上記目的を達成するために、レジスタ修飾アド
レシングの命令を実行する為に、レジスタ新情報の保持
手段と、該保持手段に保持されたレジスタ更新情報に応
じた定数を発生する定数発生手段と、更新するレジスタ
の指定情報を保持するレジスタ修飾手段と、複数のレジ
スタを含むレジスタ部と、該レジスタ部の複数のレジス
タのうちから前記レジスタ修飾手段に保持された指定情
報で指定されたレジスタを選択するレジスタ選択回路と
、該レジスタ選択回路で選択されたレジスタの内容と前
記定数発生手段から出力された定数とを加算する加算器
とを有する情報処理装置におけるレジスタ更新機構にお
いて、 前記保持手段からのレジスタ更新情報に含まれる増加更
新・減少更新の方向指示を例外信号によって逆方向に切
換える切換手段が前記保持手段と前記定数発生手段の間
に設けられた構成を採用する。
レシングの命令を実行する為に、レジスタ新情報の保持
手段と、該保持手段に保持されたレジスタ更新情報に応
じた定数を発生する定数発生手段と、更新するレジスタ
の指定情報を保持するレジスタ修飾手段と、複数のレジ
スタを含むレジスタ部と、該レジスタ部の複数のレジス
タのうちから前記レジスタ修飾手段に保持された指定情
報で指定されたレジスタを選択するレジスタ選択回路と
、該レジスタ選択回路で選択されたレジスタの内容と前
記定数発生手段から出力された定数とを加算する加算器
とを有する情報処理装置におけるレジスタ更新機構にお
いて、 前記保持手段からのレジスタ更新情報に含まれる増加更
新・減少更新の方向指示を例外信号によって逆方向に切
換える切換手段が前記保持手段と前記定数発生手段の間
に設けられた構成を採用する。
例外が検出されないときは、切換手段は保持手段に保持
されたレジスタ更新情報に含まれる増加更新・減少更新
の方向指示をそのままにして保持手段のレジスタ更新情
報を加X器に加えるので、命令解読部から与えられた内
容通りのレジスタ更新が行なわれる。一方、例外が検出
されたときは、切換手段は保持手段に保持されたレジス
タ更新情報をその中の増加更新・減少更新の方向指示を
逆方向に切換えて加算器に加えるので、保持手段のレジ
スタ更新情報が増加更新を指示していれば減少更新が行
なわれ、反対に減少更新を指示していれば増加更新が行
なわれ、レジスタの更新のキャンセルが行なわれる。
されたレジスタ更新情報に含まれる増加更新・減少更新
の方向指示をそのままにして保持手段のレジスタ更新情
報を加X器に加えるので、命令解読部から与えられた内
容通りのレジスタ更新が行なわれる。一方、例外が検出
されたときは、切換手段は保持手段に保持されたレジス
タ更新情報をその中の増加更新・減少更新の方向指示を
逆方向に切換えて加算器に加えるので、保持手段のレジ
スタ更新情報が増加更新を指示していれば減少更新が行
なわれ、反対に減少更新を指示していれば増加更新が行
なわれ、レジスタの更新のキャンセルが行なわれる。
第1図は本発明の実施例のブロック図である。
この実施例のレジスタ更新機構は、レジスタ修飾手段1
と、レジスタ部2と、レジスタ選択回路3と、保持手段
4と、定数発生手段5と、加算器6と、切換手段7とか
ら構成される。切換手段7は図示しない例外検出回路か
ら例外発生の有無を示す例外信号10を入力し、またレ
ジスタ選択回路3は、オア回路12を介して加えられる
例外信号10かレジスフ更新信号11のどちらかがアク
テイブになったときレジスタ部2の中から1個のレジス
タを選択し、この選択したレジスタをハスを通して加算
器6と接続させる。レジスタ更新(8号11は図示しな
いレジスタ更新用シーケンサ−によって、実行部で命令
を実行する直前にレジスタ更新を実行するように制御さ
れる。
と、レジスタ部2と、レジスタ選択回路3と、保持手段
4と、定数発生手段5と、加算器6と、切換手段7とか
ら構成される。切換手段7は図示しない例外検出回路か
ら例外発生の有無を示す例外信号10を入力し、またレ
ジスタ選択回路3は、オア回路12を介して加えられる
例外信号10かレジスフ更新信号11のどちらかがアク
テイブになったときレジスタ部2の中から1個のレジス
タを選択し、この選択したレジスタをハスを通して加算
器6と接続させる。レジスタ更新(8号11は図示しな
いレジスタ更新用シーケンサ−によって、実行部で命令
を実行する直前にレジスタ更新を実行するように制御さ
れる。
今、例外発生が無く通常のレジスタ更新が実行される場
合を考えてみる。レジスタ修飾手段1は例えば6ビノト
容量のレジスタで構成され、例えばレジスタ部2の複数
のレジスタのうちレジスタR1を指す0OOOOIB
(末尾のBは2進数であることを示す)という2進数
の値が命令解読部より格納されているとする。また保持
手段4は例えば4ビツト容量のレジスタで構成され、命
令解読部よりセットされた4ビツトのレジスタ更新情報
の最上位のビットが“1”又は“0”かで“更新有り”
又は“更新無し”を示し、次のピントが“1”か“0”
かで“減少更新”か“増加更新”を示し、下位の2ビツ
トで更新数1.2.4.8を決めるものとする。例えば
保持手段4に100IBという2進数の値が格納された
場合、これは+2更新を指示している。
合を考えてみる。レジスタ修飾手段1は例えば6ビノト
容量のレジスタで構成され、例えばレジスタ部2の複数
のレジスタのうちレジスタR1を指す0OOOOIB
(末尾のBは2進数であることを示す)という2進数
の値が命令解読部より格納されているとする。また保持
手段4は例えば4ビツト容量のレジスタで構成され、命
令解読部よりセットされた4ビツトのレジスタ更新情報
の最上位のビットが“1”又は“0”かで“更新有り”
又は“更新無し”を示し、次のピントが“1”か“0”
かで“減少更新”か“増加更新”を示し、下位の2ビツ
トで更新数1.2.4.8を決めるものとする。例えば
保持手段4に100IBという2進数の値が格納された
場合、これは+2更新を指示している。
レジスタ修飾手段lに0OOOOIBが、保持手段4に
100IBが格納されているとすると、例外信号が例外
発生宵を示していないとき、保持手段4の内容1001
Bをそのまま定数発生手段5へ伝える。定数発生手段5
では人力の100IBに対して0O02H(末尾のHは
16進数であることを示す)の値を加算器6へ出力する
。一方、レジスタ修飾手段1の内容000001Bによ
ってレジスタ選択回路3はレジスタ部2からレジスタR
1を選択し、レジスタ更新信号11が更新有りを示すア
クティブになった時レジスタR1の内容を加算器6へ出
力する。
100IBが格納されているとすると、例外信号が例外
発生宵を示していないとき、保持手段4の内容1001
Bをそのまま定数発生手段5へ伝える。定数発生手段5
では人力の100IBに対して0O02H(末尾のHは
16進数であることを示す)の値を加算器6へ出力する
。一方、レジスタ修飾手段1の内容000001Bによ
ってレジスタ選択回路3はレジスタ部2からレジスタR
1を選択し、レジスタ更新信号11が更新有りを示すア
クティブになった時レジスタR1の内容を加算器6へ出
力する。
加算器6は以上2つのデータを加算し、結果として得ら
れたデータはレジスタ選択回路3で選択されているレジ
スタR1へ書き戻される。この様にしてレジスタR1は
更新され実行部において命令の実行が開始される。
れたデータはレジスタ選択回路3で選択されているレジ
スタR1へ書き戻される。この様にしてレジスタR1は
更新され実行部において命令の実行が開始される。
さて、もしこの実行途中に例外が発生したとすれば、例
外信号10が例外発生有を示すアクティブとなるため、
切換手段7では入力の100IBに対して逆更新を示す
1101Bを出力する。この出力に対して定数発生手段
5ではFFFEI(を出力し、加算器6では例外信号l
Oでレジスタ部2がら続出されたレジスタR1の内容を
”−2”加算してレジスタR1へ書き戻すため、レジス
タR1(7)内容ハこの例外の発生した命令の実行以前
に戻ることになり、直ちに命令の再開が可能となる。
外信号10が例外発生有を示すアクティブとなるため、
切換手段7では入力の100IBに対して逆更新を示す
1101Bを出力する。この出力に対して定数発生手段
5ではFFFEI(を出力し、加算器6では例外信号l
Oでレジスタ部2がら続出されたレジスタR1の内容を
”−2”加算してレジスタR1へ書き戻すため、レジス
タR1(7)内容ハこの例外の発生した命令の実行以前
に戻ることになり、直ちに命令の再開が可能となる。
〔発明の効果〕
以上説明したように本発明は、保持手段と定数発生手段
の間に例外信号によって保持手段に保持されたレジスタ
更新情報中の増加更新・減少更新の方向指示を変更する
ことが可能な切換手段を設けることによって、ファーム
ウェアで意識することな(例外発生時のレジスタの逆更
新つまり更新のキャンセルが可能となり、ファームウェ
ア容量の減少と例外処理時間の短縮ができる効果がある
。
の間に例外信号によって保持手段に保持されたレジスタ
更新情報中の増加更新・減少更新の方向指示を変更する
ことが可能な切換手段を設けることによって、ファーム
ウェアで意識することな(例外発生時のレジスタの逆更
新つまり更新のキャンセルが可能となり、ファームウェ
ア容量の減少と例外処理時間の短縮ができる効果がある
。
第1図は本発明の実施例のブロック図および、第2図は
従来のレジスタ更新機構のブロック図であるつ 図において、1はレジスタ修飾手段、2はレジスタ部、
3はレジスタ選択回路、4は更新情報保持手段、5は定
数発生手段、6は加算器、7は切換手段、10は例外信
号、11はレジスタ更新信号、12はオア回路である。 \−一 、本発明の実姉う1]のブロック図 第 1 霧 命令解読悔り 命令MH蛯判従来
例のブロッグ圃 華 2 囚
従来のレジスタ更新機構のブロック図であるつ 図において、1はレジスタ修飾手段、2はレジスタ部、
3はレジスタ選択回路、4は更新情報保持手段、5は定
数発生手段、6は加算器、7は切換手段、10は例外信
号、11はレジスタ更新信号、12はオア回路である。 \−一 、本発明の実姉う1]のブロック図 第 1 霧 命令解読悔り 命令MH蛯判従来
例のブロッグ圃 華 2 囚
Claims (1)
- レジスタ修飾アドレシングの命令を実行する為に、レジ
スタ更新情報の保持手段と、該保持手段に保持されたレ
ジスタ更新情報に応じた定数を発生する定数発生手段と
、更新するレジスタの指定情報を保持するレジスタ修飾
手段と、複数のレジスタを含むレジスタ部と、該レジス
タ部の複数のレジスタのうちから前記レジスタ修飾手段
に保持された指定情報で指定されたレジスタを選択する
レジスタ選択回路と、該レジスタ選択回路で選択された
レジスタの内容と前記定数発生手段から出力された定数
とを加算する加算器とを有する情報処理装置におけるレ
ジスタ更新機構において、前記保持手段からのレジスタ
更新情報に含まれる増加更新・減少更新の方向指示を例
外信号によって逆方向に切換える切換手段が前記保持手
段と前記定数発生手段の間に設けられた構成を有するこ
とを特徴とするレジスタ更新機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197935A JPS6258340A (ja) | 1985-09-06 | 1985-09-06 | レジスタ更新機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197935A JPS6258340A (ja) | 1985-09-06 | 1985-09-06 | レジスタ更新機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258340A true JPS6258340A (ja) | 1987-03-14 |
Family
ID=16382737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197935A Pending JPS6258340A (ja) | 1985-09-06 | 1985-09-06 | レジスタ更新機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258340A (ja) |
-
1985
- 1985-09-06 JP JP60197935A patent/JPS6258340A/ja active Pending
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