JPH0716003B2 - デバイスの製造方法 - Google Patents
デバイスの製造方法Info
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- JPH0716003B2 JPH0716003B2 JP62118127A JP11812787A JPH0716003B2 JP H0716003 B2 JPH0716003 B2 JP H0716003B2 JP 62118127 A JP62118127 A JP 62118127A JP 11812787 A JP11812787 A JP 11812787A JP H0716003 B2 JPH0716003 B2 JP H0716003B2
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- Japan
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- indium phosphide
- type
- substrate
- region
- range
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/051—Manufacture or treatment of FETs having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/206—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
-
- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P95/90—Thermal treatments, e.g. annealing or sintering
- H10P95/904—Thermal treatments, e.g. annealing or sintering of Group III-V semiconductors
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はインジウム燐を含む半導体デバイスの製造方法
および該方法により得られるデバイスに関するものであ
る。
および該方法により得られるデバイスに関するものであ
る。
（従来の技術） 通信技術およびコンピュータ技術両者の急速な進展は、
より高い実装密度およびより一層多様な性能をもつ、よ
り高速で、より高感度で、しかもより安価な半導体デバ
イスを必要とすることとなった。これらの要求が次第に
高まり、結果としてより良質の材料およびより高度な製
造技術を要求することとになった。
より高い実装密度およびより一層多様な性能をもつ、よ
り高速で、より高感度で、しかもより安価な半導体デバ
イスを必要とすることとなった。これらの要求が次第に
高まり、結果としてより良質の材料およびより高度な製
造技術を要求することとになった。
光通信技術はこのような傾向の特に良い例である。光通
信技術は過去数年に渡り急速に発展された。レシーバは
高感度であることが望ましい。というのは、レシーバが
高感度であることはレシーバ間の許容距離を増大させ、
かつある特定の通信システムに必要とされる中継器の数
を減じるからである。また、光通信システムにおいても
重要なものは、高いビットレートでの伝送を可能とする
高速増幅システムである。高速増幅システムは、またロ
ジック回路、メモリー回路、アナログ回路、アナログス
イッチ、高−入力−インピーダンス増幅器および集積回
路を含む他の型の回路においても使用されている。ま
た、興味あるものは、光通信システムにおいて有用な光
検出器−増幅器デバイス（例えば、PINFET）などの集積
デバイスである。
信技術は過去数年に渡り急速に発展された。レシーバは
高感度であることが望ましい。というのは、レシーバが
高感度であることはレシーバ間の許容距離を増大させ、
かつある特定の通信システムに必要とされる中継器の数
を減じるからである。また、光通信システムにおいても
重要なものは、高いビットレートでの伝送を可能とする
高速増幅システムである。高速増幅システムは、またロ
ジック回路、メモリー回路、アナログ回路、アナログス
イッチ、高−入力−インピーダンス増幅器および集積回
路を含む他の型の回路においても使用されている。ま
た、興味あるものは、光通信システムにおいて有用な光
検出器−増幅器デバイス（例えば、PINFET）などの集積
デバイスである。
多数の用途に対して最も興味ある半導体化合物の一つは
インジウム燐およびインジウム燐と格子整合し得る半導
体化合物、例えばインジウムガリウム砒素、インジウム
ガリウム砒素燐、インジウムアルミニウム砒素、インジ
ウムアルミニウム砒素燐などである。このようにインジ
ウム燐およびその関連化合物に注目するのには幾つかの
理由がある。まず第一に、多数の興味ある三元および四
元III−Ｖ族化合物半導体はインジウム燐と格子整合で
き、しかもインジウム燐上にエピタキシャル層として成
長させることができる。これらの層の幾つか（例えば、
インジウム燐と格子整合する組成を有するインジウムガ
リウム砒素燐）はインジウム燐よりも小さなバンドギャ
ップを有しているので、発光ダイオード（LED）構造に
おいて、インジウム燐は発光輻射光に対して透明であ
る。従ってこのLEDの出力光はインジウム燐基板を透過
できる。インジウム燐基板と格子整合できる他の型の層
は興味あるキャリヤ輸送特性を有している。例えば、適
当な組成のインジウムガリウム砒素はインジウム燐基板
と格子整合でき、しかも極めて高い移動度を有する。か
かるデバイス構造は高い相互コンダクタンスをもつ著し
く高速のデバイスおよび増幅デバイスの実現の可能性を
与える。また、光通信システムの発展は、種々の半導体
材料の重要性に影響を与えた。例えば、現在入手できる
多くの光ファイバ材料により、1.55μｍまたは1.3μｍ
近傍の輻射波長領域において最良の性能が達成できる。
四元系インジウムガリウム砒素燐はその組成を調整して
インジウム燐と格子整合させることができ、しかも1.55
μｍの領域の光を放射するバンドギャップを有してい
る。他の組成は1.3μｍの領域において格子整合でき
る。かくして、良好な材料特性を有するインジウム燐基
板が著しく望ましいものである。
インジウム燐およびインジウム燐と格子整合し得る半導
体化合物、例えばインジウムガリウム砒素、インジウム
ガリウム砒素燐、インジウムアルミニウム砒素、インジ
ウムアルミニウム砒素燐などである。このようにインジ
ウム燐およびその関連化合物に注目するのには幾つかの
理由がある。まず第一に、多数の興味ある三元および四
元III−Ｖ族化合物半導体はインジウム燐と格子整合で
き、しかもインジウム燐上にエピタキシャル層として成
長させることができる。これらの層の幾つか（例えば、
インジウム燐と格子整合する組成を有するインジウムガ
リウム砒素燐）はインジウム燐よりも小さなバンドギャ
ップを有しているので、発光ダイオード（LED）構造に
おいて、インジウム燐は発光輻射光に対して透明であ
る。従ってこのLEDの出力光はインジウム燐基板を透過
できる。インジウム燐基板と格子整合できる他の型の層
は興味あるキャリヤ輸送特性を有している。例えば、適
当な組成のインジウムガリウム砒素はインジウム燐基板
と格子整合でき、しかも極めて高い移動度を有する。か
かるデバイス構造は高い相互コンダクタンスをもつ著し
く高速のデバイスおよび増幅デバイスの実現の可能性を
与える。また、光通信システムの発展は、種々の半導体
材料の重要性に影響を与えた。例えば、現在入手できる
多くの光ファイバ材料により、1.55μｍまたは1.3μｍ
近傍の輻射波長領域において最良の性能が達成できる。
四元系インジウムガリウム砒素燐はその組成を調整して
インジウム燐と格子整合させることができ、しかも1.55
μｍの領域の光を放射するバンドギャップを有してい
る。他の組成は1.3μｍの領域において格子整合でき
る。かくして、良好な材料特性を有するインジウム燐基
板が著しく望ましいものである。
デバイス表面の欠陥密度は低いことが極めて望ましい。
インジウム燐基板の欠陥密度が高いことにより、デバイ
スの製造並びに性能において多数の問題が生ずる。第一
に、このような基板上で成長させたエピタキシャル層は
低品位であり、一般に該基板の高い欠陥密度を再現す
る。また、高い欠陥密度は、デバイス製造に使用される
エッチングおよびメタライゼーション工程に有害な影響
を与え、デバイスの製造を困難にし、かつ歩留まりを低
下させる。
インジウム燐基板の欠陥密度が高いことにより、デバイ
スの製造並びに性能において多数の問題が生ずる。第一
に、このような基板上で成長させたエピタキシャル層は
低品位であり、一般に該基板の高い欠陥密度を再現す
る。また、高い欠陥密度は、デバイス製造に使用される
エッチングおよびメタライゼーション工程に有害な影響
を与え、デバイスの製造を困難にし、かつ歩留まりを低
下させる。
集積回路においては、低欠陥密度に対する要求は更に一
層厳しいものである。ここでは、集積回路における種々
のユニットの均一性が最適の性能を得るために必要とさ
れる。例えば、電界効果型トランジスタ（FETs）を高集
積度で有する集積回路において、半導体基板の欠陥は個
々のFETの電気特性、例えばしきい値電圧の変動を生じ
る。これは、多くのアナログおよびデジタル両タイプの
集積回路、例えばロジック回路、メモリー回路および増
幅回路において望ましからぬことである。欠陥はしばし
ば回路製造において低歩留まりをもたらす。また、PINF
ET構造などの回路では、欠陥はしばしば光学特性並びに
電気特性に悪影響を与える。
層厳しいものである。ここでは、集積回路における種々
のユニットの均一性が最適の性能を得るために必要とさ
れる。例えば、電界効果型トランジスタ（FETs）を高集
積度で有する集積回路において、半導体基板の欠陥は個
々のFETの電気特性、例えばしきい値電圧の変動を生じ
る。これは、多くのアナログおよびデジタル両タイプの
集積回路、例えばロジック回路、メモリー回路および増
幅回路において望ましからぬことである。欠陥はしばし
ば回路製造において低歩留まりをもたらす。また、PINF
ET構造などの回路では、欠陥はしばしば光学特性並びに
電気特性に悪影響を与える。
従来のバルクインジウム燐および半−絶縁性インジウム
燐、例えばFe−ドープInPは、いくつかの用途において
はその有用性を制限してしまう程に高い欠陥密度を有し
ている。ｎ−型およびｐ−型の両バルクインジウム燐は
しばしば低い欠陥密度をもつ。特に良好な結果は、１×
1017〜3.5×1019（または飽和）の濃度の硫黄をドーピ
ングしたｎ−型のインジウム燐について得られ、８×10
18〜２×1019原子／cm3の範囲で極めて低い欠陥密度が
得られる。様々な成長法が利用されているが、一般には
液体封止チョクラルスキー（LEC）法が使用されてい
る。また、ｐ−型バルクインジルム燐もしばしば低欠陥
密度を有し、１×1017〜２×1018原子／cm3あるいは飽
和の量で亜鉛をドーピングすると極めて低い欠陥密度を
与える。一般に１×1018〜２×1018原子／cm3の範囲で
最も低い欠陥密度を与える。他の成長法も使用でき、こ
れらは種々の温度勾配法、例えばブリッジマン法、水平
並びに垂直勾配凝結法等を含む。1983年９月13日にウイ
リアムエイ．ゴールド（WilliamA.Gault）に対して発行
された米国特許第4,404,172号に記載されている特に興
味ある方法も、低欠陥密度を与えるが、この場合例えば
５−20×1017原子／cm3という低いドーピング濃度であ
る。この方法により、しばしば100cm-2未満という欠陥
密度が得られる。
燐、例えばFe−ドープInPは、いくつかの用途において
はその有用性を制限してしまう程に高い欠陥密度を有し
ている。ｎ−型およびｐ−型の両バルクインジウム燐は
しばしば低い欠陥密度をもつ。特に良好な結果は、１×
1017〜3.5×1019（または飽和）の濃度の硫黄をドーピ
ングしたｎ−型のインジウム燐について得られ、８×10
18〜２×1019原子／cm3の範囲で極めて低い欠陥密度が
得られる。様々な成長法が利用されているが、一般には
液体封止チョクラルスキー（LEC）法が使用されてい
る。また、ｐ−型バルクインジルム燐もしばしば低欠陥
密度を有し、１×1017〜２×1018原子／cm3あるいは飽
和の量で亜鉛をドーピングすると極めて低い欠陥密度を
与える。一般に１×1018〜２×1018原子／cm3の範囲で
最も低い欠陥密度を与える。他の成長法も使用でき、こ
れらは種々の温度勾配法、例えばブリッジマン法、水平
並びに垂直勾配凝結法等を含む。1983年９月13日にウイ
リアムエイ．ゴールド（WilliamA.Gault）に対して発行
された米国特許第4,404,172号に記載されている特に興
味ある方法も、低欠陥密度を与えるが、この場合例えば
５−20×1017原子／cm3という低いドーピング濃度であ
る。この方法により、しばしば100cm-2未満という欠陥
密度が得られる。
ドーピングされたｎ−型またはｐ−型のバルクインジル
ム燐材料は一般に直接半導体デバイスの基板として使用
することはできない。なぜならば高い導電率は隣接回路
エレメント間の十分なアイソレーションを与えないから
である。このことは製造後に裁断された個々のデバイス
にはなんの問題も及ぼさない。
ム燐材料は一般に直接半導体デバイスの基板として使用
することはできない。なぜならば高い導電率は隣接回路
エレメント間の十分なアイソレーションを与えないから
である。このことは製造後に裁断された個々のデバイス
にはなんの問題も及ぼさない。
この問題に対する時に固有の解決策は、ｎ−型またはｐ
−型のインジウム燐基板の上部に絶縁層を使用すること
である。特に良好な結果は、典型的には有機金属化学蒸
着法（MOCVD）により成長させた半−絶縁性インジウム
燐のエピタキシャル層により得られる。種々のドーパン
ト（例えば、CrおよびFe）を使用して、インジウム燐を
半−絶縁性のものとすることができるが、優れた結果は
Feにより得られる。典型的な濃度範囲は1015〜1018原子
／cm3である。この研究は多数の文献に記載されてお
り、例えばジェイ．エイ．ロング（J.A.Long）等の「MO
CVDによるFe−ドープした半−絶縁性InPの成長（Growth
of Fe−Doped Semi−Insulating InP by MOCVD）」と
題する文献（ジャーナルオブクリスタルグルース（Jour
nal of Crystal Growth）,1984,69,pp.10−14〕；エ
ー．ティー．マクランダー（A.T.Macrander）等の「MOC
VDにより成長させたFe−ドープした半−絶縁性InPの電
気的特徴ずけ（Electrical Characterization of Fe−D
oped Semi−Insulating InP Grown by Metalorganic Ch
emical Vapor Deposition）」と題する文献〔アプライ
ドフィジックスレターズ（Applied Physics Letters）,
1984,45,pp.1297−1298〕。
−型のインジウム燐基板の上部に絶縁層を使用すること
である。特に良好な結果は、典型的には有機金属化学蒸
着法（MOCVD）により成長させた半−絶縁性インジウム
燐のエピタキシャル層により得られる。種々のドーパン
ト（例えば、CrおよびFe）を使用して、インジウム燐を
半−絶縁性のものとすることができるが、優れた結果は
Feにより得られる。典型的な濃度範囲は1015〜1018原子
／cm3である。この研究は多数の文献に記載されてお
り、例えばジェイ．エイ．ロング（J.A.Long）等の「MO
CVDによるFe−ドープした半−絶縁性InPの成長（Growth
of Fe−Doped Semi−Insulating InP by MOCVD）」と
題する文献（ジャーナルオブクリスタルグルース（Jour
nal of Crystal Growth）,1984,69,pp.10−14〕；エ
ー．ティー．マクランダー（A.T.Macrander）等の「MOC
VDにより成長させたFe−ドープした半−絶縁性InPの電
気的特徴ずけ（Electrical Characterization of Fe−D
oped Semi−Insulating InP Grown by Metalorganic Ch
emical Vapor Deposition）」と題する文献〔アプライ
ドフィジックスレターズ（Applied Physics Letters）,
1984,45,pp.1297−1298〕。
特に望ましいのは、インジウム燐基板上に集積（または
個々の）半導体回路を作製する方法である。好ましく
は、該方法は実装密度を高くすることができ、しかもラ
イン設計が極めて小さい、迅速かつ安価な該回路の製法
である。
個々の）半導体回路を作製する方法である。好ましく
は、該方法は実装密度を高くすることができ、しかもラ
イン設計が極めて小さい、迅速かつ安価な該回路の製法
である。
（発明の目的および構成） 本発明はインジウム燐基板を含むデバイスの製造方法に
係わり、該インジウム燐基板の表面の一部は半−絶縁性
インジウム燐で被覆されており、該半−絶縁性インジウ
ム燐の層の一部はイオン注入およびアニールによりキャ
リヤ活性化されている。本発明の好ましい特徴は、ｎ−
型またはｐ−型InP基板（例えば、ＳまたはZnの濃度が
少なくとも1017原子／cm3のもの）を使用していること
にあり、該基板は極めて低い転位密度を有し、鉄をドー
ピングした半−絶縁性インジウム燐層を有していて絶縁
層が与えられ、イオン注入およびアニールによりキャリ
ヤ活性化され、デバイス（例えば、FET）の活性部分が
形成される。該層の転位密度は、一般に成長表面（即
ち、基板）の転位密度により決定されるので、本発明の
方法は低欠陥密度および基板および隣接半導体エレメン
トから十分に電気的にアイソレーションされたデバイス
を与える。このようにして、５×103未満あるいは更に
１×103欠陥／cm2未満の欠陥を得ることができる。InP
基板が液体封止チョクラルスキー法により成長され、か
つ硫黄または亜鉛の濃度が飽和の1/2以内である、本発
明の好ましい局面においては、デバイスは100あるいは1
0欠陥／cm2未満の欠陥密度をもつものとして得られる。
同様な低欠陥密度の結果は、硫黄を１×1017原子／cm3
〜飽和の範囲の濃度でドーピングする勾配凝結成長法か
ら得られる。このように低い欠陥密度において、集積回
路に及ぼす可能な効果は非常に異なっている。また、本
発明は一部にはデバイス構造に係わり、該デバイスはイ
ンジウム燐基板を含み該インジウム燐基板の表面の一部
は半−絶縁性インジウム燐で覆われており、そこでキャ
リヤの活性化はイオン注入およびアニールにより達成さ
れる。
係わり、該インジウム燐基板の表面の一部は半−絶縁性
インジウム燐で被覆されており、該半−絶縁性インジウ
ム燐の層の一部はイオン注入およびアニールによりキャ
リヤ活性化されている。本発明の好ましい特徴は、ｎ−
型またはｐ−型InP基板（例えば、ＳまたはZnの濃度が
少なくとも1017原子／cm3のもの）を使用していること
にあり、該基板は極めて低い転位密度を有し、鉄をドー
ピングした半−絶縁性インジウム燐層を有していて絶縁
層が与えられ、イオン注入およびアニールによりキャリ
ヤ活性化され、デバイス（例えば、FET）の活性部分が
形成される。該層の転位密度は、一般に成長表面（即
ち、基板）の転位密度により決定されるので、本発明の
方法は低欠陥密度および基板および隣接半導体エレメン
トから十分に電気的にアイソレーションされたデバイス
を与える。このようにして、５×103未満あるいは更に
１×103欠陥／cm2未満の欠陥を得ることができる。InP
基板が液体封止チョクラルスキー法により成長され、か
つ硫黄または亜鉛の濃度が飽和の1/2以内である、本発
明の好ましい局面においては、デバイスは100あるいは1
0欠陥／cm2未満の欠陥密度をもつものとして得られる。
同様な低欠陥密度の結果は、硫黄を１×1017原子／cm3
〜飽和の範囲の濃度でドーピングする勾配凝結成長法か
ら得られる。このように低い欠陥密度において、集積回
路に及ぼす可能な効果は非常に異なっている。また、本
発明は一部にはデバイス構造に係わり、該デバイスはイ
ンジウム燐基板を含み該インジウム燐基板の表面の一部
は半−絶縁性インジウム燐で覆われており、そこでキャ
リヤの活性化はイオン注入およびアニールにより達成さ
れる。
本発明は、優れたキャリヤ活性化はｎ−型またはｐ−型
インジウム燐基板上の半−絶縁性エピタキシャルインジ
ウム燐層において、イオン注入およびアニールにより達
成できるという知見にもとずくものである。様々なイオ
ンがキャリヤの活性化のために使用でき、これらはｎ−
型（ドナー）およびｐ−型（アクセプタ）イオンの両者
を包含する。ドナーの典型例はシリコン、ゲルマニウ
ム、錫、硫黄、セレンおよびテルルである。典型的なア
クセプタイオンは亜鉛、カドミウム、水銀、ベリリウ
ム、マグネシウムおよびマンガンである。イオン注入は
一般に室温または温和な温度（即ち300℃まで）にて起
こり、引き続きアニールされるが、同時にイオン注入と
アニールとを実施することも有用である。
インジウム燐基板上の半−絶縁性エピタキシャルインジ
ウム燐層において、イオン注入およびアニールにより達
成できるという知見にもとずくものである。様々なイオ
ンがキャリヤの活性化のために使用でき、これらはｎ−
型（ドナー）およびｐ−型（アクセプタ）イオンの両者
を包含する。ドナーの典型例はシリコン、ゲルマニウ
ム、錫、硫黄、セレンおよびテルルである。典型的なア
クセプタイオンは亜鉛、カドミウム、水銀、ベリリウ
ム、マグネシウムおよびマンガンである。イオン注入は
一般に室温または温和な温度（即ち300℃まで）にて起
こり、引き続きアニールされるが、同時にイオン注入と
アニールとを実施することも有用である。
イオン注入は従来公知の装置を使用して公知の手段によ
り実施できる。ドナーイオンおよびアクセプタイオンを
III−Ｖ族半導体内にイオン注入することに関する多く
の文献があり、例えばジェイピードネリ（J.P.Donnell
y）等の「第IV族元素をイオン注入したInPの電気的特性
（The Electrical Characteristics of InP Implanted
with the Colum IV Elements）」と題する文献〔ソリッ
ドステートエレクトロニクス（Solid State Electronic
s）,1980,23,pp.1151−1154〕およびジェイピードネリ
（J.P.Donnelly）等の「InP内のイオン注入されたｎ−
およびｐ−型層（Ion−Implanted n− and p−Type Lay
ers in InP）」と題する文献〔アプライドフィジックス
レターズ（Applied Physics Letters）,1977,31-7,pp.4
18−420〕。更に、いくつかの書物もイオン注入につい
て記載しており、例えばエイチリセルおよびエイチグラ
ビッシュニヒ（H.Ryssel and H. Glawischnig）編の
「イオン注入：装置並びに技術（Ion Implantation:Equ
ipment and Technique）と題する書物〔スプリンガー−
ベルラッグ（Springer−Verlag）,1983,ニューヨーク〕
およびジェイエフジーグラー（J.F.Ziegler）編の「イ
オン注入：科学と技術（Ion Implantation:Science and
Technology）」と題する書物〔アカデミック社（Acade
mic Press,Inc.），ニューヨーク,1984〕。
り実施できる。ドナーイオンおよびアクセプタイオンを
III−Ｖ族半導体内にイオン注入することに関する多く
の文献があり、例えばジェイピードネリ（J.P.Donnell
y）等の「第IV族元素をイオン注入したInPの電気的特性
（The Electrical Characteristics of InP Implanted
with the Colum IV Elements）」と題する文献〔ソリッ
ドステートエレクトロニクス（Solid State Electronic
s）,1980,23,pp.1151−1154〕およびジェイピードネリ
（J.P.Donnelly）等の「InP内のイオン注入されたｎ−
およびｐ−型層（Ion−Implanted n− and p−Type Lay
ers in InP）」と題する文献〔アプライドフィジックス
レターズ（Applied Physics Letters）,1977,31-7,pp.4
18−420〕。更に、いくつかの書物もイオン注入につい
て記載しており、例えばエイチリセルおよびエイチグラ
ビッシュニヒ（H.Ryssel and H. Glawischnig）編の
「イオン注入：装置並びに技術（Ion Implantation:Equ
ipment and Technique）と題する書物〔スプリンガー−
ベルラッグ（Springer−Verlag）,1983,ニューヨーク〕
およびジェイエフジーグラー（J.F.Ziegler）編の「イ
オン注入：科学と技術（Ion Implantation:Science and
Technology）」と題する書物〔アカデミック社（Acade
mic Press,Inc.），ニューヨーク,1984〕。
イオン注入法においては、高エネルギー荷電粒子（即
ち、イオン）はエピタキシャル半−絶縁性表面に導入さ
れ、次いでイオン注入領域をアニールして、損傷を減
じ、かつイオン注入された種をサイトまで移動させ、該
サイトにおいてイオン注入された種は該エピタキシャル
領域の導電特性に作用する。
ち、イオン）はエピタキシャル半−絶縁性表面に導入さ
れ、次いでイオン注入領域をアニールして、損傷を減
じ、かつイオン注入された種をサイトまで移動させ、該
サイトにおいてイオン注入された種は該エピタキシャル
領域の導電特性に作用する。
このイオン注入工程に含まれるイオンの典型的なエネル
ギーは、含まれる種、関与する基板および意図された注
入深さに応じて、10〜800kevの範囲内にある。好ましい
イオンエネルギーの範囲は300〜500kevの範囲内であ
り、より好ましいのは340〜410kevの範囲内である。典
型的なイオンのドーズ量は1010〜1016イオン／cm2の範
囲内で変化する。イオン注入は半導体材料をドーピング
する従来の方法に勝る多くの利点を有している。これら
の利点は、全ドーズに渡るおよび深さのプロフィールに
係わる正確な調整および領域の均一性を含む。他の利点
は、低温加工（これはインジウム燐を含む多くのIII−
Ｖ族化合物半導体に対して重要である）およびデバイス
の製造における付随的な融通性を含む。例えば、自己−
整合法が接合のイオン注入による形成のために利用でき
る。
ギーは、含まれる種、関与する基板および意図された注
入深さに応じて、10〜800kevの範囲内にある。好ましい
イオンエネルギーの範囲は300〜500kevの範囲内であ
り、より好ましいのは340〜410kevの範囲内である。典
型的なイオンのドーズ量は1010〜1016イオン／cm2の範
囲内で変化する。イオン注入は半導体材料をドーピング
する従来の方法に勝る多くの利点を有している。これら
の利点は、全ドーズに渡るおよび深さのプロフィールに
係わる正確な調整および領域の均一性を含む。他の利点
は、低温加工（これはインジウム燐を含む多くのIII−
Ｖ族化合物半導体に対して重要である）およびデバイス
の製造における付随的な融通性を含む。例えば、自己−
整合法が接合のイオン注入による形成のために利用でき
る。
上記の如く、エピタキシャル層に対する他のドーピング
法（例えば、拡散法）に勝るイオン注入法の利点の一つ
は、半導体が加工中に曝される温度が低いことである。
これは特にインジウム燐などのIII−Ｖ族化合物半導体
に対しては重要な点である。イオン注入後、エピタキシ
ャル層はアニール処理に掛けられて、イオン注入処理に
より形成された損傷を減じ、かつ導電効果が生ずるエピ
タキシャル層内のサイトへの注入イオンの移動を促進す
る。このアニール処理の温度および時間は広い範囲に渡
り変えることができ、これはしばしば注入種、注入され
る基板、意図する活性化の割合等に応じて変化する。典
型的な温度範囲は600〜850℃であり、また典型的なアニ
ール時間は１分〜１時間の範囲内であり、一般には15〜
20分の範囲が好ましい。アニール時間が短かすぎると、
しばしば殆ど活性化が起こらず、一方アニール時間が長
すぎると、高い活性化が得られず、しかも半導体材料が
表面損傷を生じる可能性がある。このアニールはしばし
ば燐含有ガス、例えばH2中のPH3（例えば、モル分率４
×10-3のPH3）を含む雰囲気内で実施することができ
る。また、保護キャップ層なしに該アニール処理を実施
することもできる。高速熱アニールも有用であり、これ
については例えば上で引用したエイチ．リセル等の文献
の492〜497頁あるいは上記のジェイ．エフ．ジーグラー
の文献の185〜186頁などの種々の文献に記載されてい
る。エス．シン（S.Singh）による「イオン注入されたI
II−Ｖ族化合物半導体のアニール処理用の絶縁物質（Di
electrics for Annealing of Ion−Implanted III−V C
ompound Semiconductors）と題する文献（ジャーナルオ
ブザエレクトロケミカルソサイアティー（Journal of t
he Electrochemical Sciety）：レビューズアンドニュ
ーズ（REVIEWS AND NEWS）,1985,132-8,p.350C,ラスベ
ガス，ネバダミーティング〕に記載されているように、
アニール工程中保護キャップ層を使用することもでき
る。
法（例えば、拡散法）に勝るイオン注入法の利点の一つ
は、半導体が加工中に曝される温度が低いことである。
これは特にインジウム燐などのIII−Ｖ族化合物半導体
に対しては重要な点である。イオン注入後、エピタキシ
ャル層はアニール処理に掛けられて、イオン注入処理に
より形成された損傷を減じ、かつ導電効果が生ずるエピ
タキシャル層内のサイトへの注入イオンの移動を促進す
る。このアニール処理の温度および時間は広い範囲に渡
り変えることができ、これはしばしば注入種、注入され
る基板、意図する活性化の割合等に応じて変化する。典
型的な温度範囲は600〜850℃であり、また典型的なアニ
ール時間は１分〜１時間の範囲内であり、一般には15〜
20分の範囲が好ましい。アニール時間が短かすぎると、
しばしば殆ど活性化が起こらず、一方アニール時間が長
すぎると、高い活性化が得られず、しかも半導体材料が
表面損傷を生じる可能性がある。このアニールはしばし
ば燐含有ガス、例えばH2中のPH3（例えば、モル分率４
×10-3のPH3）を含む雰囲気内で実施することができ
る。また、保護キャップ層なしに該アニール処理を実施
することもできる。高速熱アニールも有用であり、これ
については例えば上で引用したエイチ．リセル等の文献
の492〜497頁あるいは上記のジェイ．エフ．ジーグラー
の文献の185〜186頁などの種々の文献に記載されてい
る。エス．シン（S.Singh）による「イオン注入されたI
II−Ｖ族化合物半導体のアニール処理用の絶縁物質（Di
electrics for Annealing of Ion−Implanted III−V C
ompound Semiconductors）と題する文献（ジャーナルオ
ブザエレクトロケミカルソサイアティー（Journal of t
he Electrochemical Sciety）：レビューズアンドニュ
ーズ（REVIEWS AND NEWS）,1985,132-8,p.350C,ラスベ
ガス，ネバダミーティング〕に記載されているように、
アニール工程中保護キャップ層を使用することもでき
る。
また、優れた結果はイオン注入を高温度下で実施した場
合に得られる。著しく高い温度を使用できるが、この温
度は通常装置上の問題から300℃程度に制限される。100
〜200℃の範囲の温度が一般に使用される。ｎ−型また
はｐ−型のインジウム燐基板上のエピタキシャル半−絶
縁性層の厚さは広い範囲内で変えることができる。薄い
層（例えば、２〜３μｍ）が有利である。というのは、
成長時間を最小化できるからである。しかしながら、最
低の厚さは電気絶縁特性により設定される。即ち、イオ
ン注入領域と導電性基板との間に十分な量の絶縁物質を
存在させ、半導体回路エレメントの電気絶縁性を確保し
なければならない。浅いイオン注入の場合には、1/2μ
ｍ程度の厚さの絶縁層で十分であるが、通常は該層の厚
さを１〜４μｍの範囲内とすることが好ましい。一般に
最大の該層の厚さは、デバイス特性の要請からというよ
りも、便宜的な意味からおよび成長時間の観点から決定
される。例えば、約30μｍを越える厚さの層は、一般に
デバイス上の利点を何等もたず、成長時間が著しく長く
なる。
合に得られる。著しく高い温度を使用できるが、この温
度は通常装置上の問題から300℃程度に制限される。100
〜200℃の範囲の温度が一般に使用される。ｎ−型また
はｐ−型のインジウム燐基板上のエピタキシャル半−絶
縁性層の厚さは広い範囲内で変えることができる。薄い
層（例えば、２〜３μｍ）が有利である。というのは、
成長時間を最小化できるからである。しかしながら、最
低の厚さは電気絶縁特性により設定される。即ち、イオ
ン注入領域と導電性基板との間に十分な量の絶縁物質を
存在させ、半導体回路エレメントの電気絶縁性を確保し
なければならない。浅いイオン注入の場合には、1/2μ
ｍ程度の厚さの絶縁層で十分であるが、通常は該層の厚
さを１〜４μｍの範囲内とすることが好ましい。一般に
最大の該層の厚さは、デバイス特性の要請からというよ
りも、便宜的な意味からおよび成長時間の観点から決定
される。例えば、約30μｍを越える厚さの層は、一般に
デバイス上の利点を何等もたず、成長時間が著しく長く
なる。
（実施例） 以下、特別な半導体デバイスの製造法を記載することに
よって、本発明の理解を容易なものとする。３種の基板
材料を使用して、実験を行った。即ち、（Ａ）硫黄濃度
1.7×1019cm-3を有するｎ−型InP基板；（Ｂ）硫黄濃度
3.1×1019cm-3を有するｎ−型InP基板および（Ｃ）半−
絶縁性の鉄をドーピングした基板。各基板は、MOCVD法
により、以下の第１表に示した厚さで成長させた半−絶
縁性のInP層を有する。この半−絶縁性層は鉄がドーピ
ングがされており、かつ１〜３×107ohm−cmの範囲内の
抵抗率を有している。イオンを広い領域に渡り注入し、
かつ公知の方法での種々の測定のためにメタライゼーシ
ョンを行った。
よって、本発明の理解を容易なものとする。３種の基板
材料を使用して、実験を行った。即ち、（Ａ）硫黄濃度
1.7×1019cm-3を有するｎ−型InP基板；（Ｂ）硫黄濃度
3.1×1019cm-3を有するｎ−型InP基板および（Ｃ）半−
絶縁性の鉄をドーピングした基板。各基板は、MOCVD法
により、以下の第１表に示した厚さで成長させた半−絶
縁性のInP層を有する。この半−絶縁性層は鉄がドーピ
ングがされており、かつ１〜３×107ohm−cmの範囲内の
抵抗率を有している。イオンを広い領域に渡り注入し、
かつ公知の方法での種々の測定のためにメタライゼーシ
ョンを行った。
上記の第１表において、イオン飛程とは、キャリヤ濃度
が最大である点での深さである。
が最大である点での深さである。
このイオン注入は室温の下で、サンプル静止台およびビ
ームラスターを備えた400kevの後−加速分析型イオン注
入装置内で実施した。注入イオンは175kvの電位にて２
価に帯電させた28Siであった。フルエンスは１×1013イ
オン／cm2であって、（100）配向のウエハを７°傾け
て、チャネリングを防止した。アニールはH2内にモル分
率４×10-3でPH3を含む雰囲気内で700℃にて約16分間実
施した。
ームラスターを備えた400kevの後−加速分析型イオン注
入装置内で実施した。注入イオンは175kvの電位にて２
価に帯電させた28Siであった。フルエンスは１×1013イ
オン／cm2であって、（100）配向のウエハを７°傾け
て、チャネリングを防止した。アニールはH2内にモル分
率４×10-3でPH3を含む雰囲気内で700℃にて約16分間実
施した。
第１表には、３種のウエハにつき実施した種々の測定に
より得られたデータを纏めてある。種々の測定とは、ホ
ール効果測定、標準キャパシタンス−電位測定および電
気化学キャパシタンス−電位プロフィール測定を含む。
ウエハＣ（半−絶縁性基板を有する）については、裏面
接点をもたないHgショットキーダイオード構造がキャパ
シタンス−電位測定のために使用された。
より得られたデータを纏めてある。種々の測定とは、ホ
ール効果測定、標準キャパシタンス−電位測定および電
気化学キャパシタンス−電位プロフィール測定を含む。
ウエハＣ（半−絶縁性基板を有する）については、裏面
接点をもたないHgショットキーダイオード構造がキャパ
シタンス−電位測定のために使用された。
これらの結果から推定されるいくつかの結果は第１表に
与えられている。例えば、種々のサンプルのピーク濃度
は約２×1017〜2.4×1017原子／cm3の範囲で変化し、ピ
ーク濃度の深さは、サンプルＡおよびＢについては0.36
および0.32であった。ホール測定は、サンプルＣについ
て、約2700cm−volt-1-sec-1の移動度を与えた。活性化
の割合も高く、一般に55〜75％の範囲内であった。これ
らの測定は、固有の高性能のデバイスが、InP基板上の
半−絶縁性層のイオン注入により製造することができる
ことを示している。また、同様な結果は、他のドーピン
グ元素、例えばゲルマニウム、錫、硫黄、セレンおよび
テルルを使用しても得ることができる。同様な結果は、
アクセプタドーピング元素、例えば亜鉛、カドミウム、
水銀、ベリリウム、マンガンおよびマグネシウムによっ
ても期待される。
与えられている。例えば、種々のサンプルのピーク濃度
は約２×1017〜2.4×1017原子／cm3の範囲で変化し、ピ
ーク濃度の深さは、サンプルＡおよびＢについては0.36
および0.32であった。ホール測定は、サンプルＣについ
て、約2700cm−volt-1-sec-1の移動度を与えた。活性化
の割合も高く、一般に55〜75％の範囲内であった。これ
らの測定は、固有の高性能のデバイスが、InP基板上の
半−絶縁性層のイオン注入により製造することができる
ことを示している。また、同様な結果は、他のドーピン
グ元素、例えばゲルマニウム、錫、硫黄、セレンおよび
テルルを使用しても得ることができる。同様な結果は、
アクセプタドーピング元素、例えば亜鉛、カドミウム、
水銀、ベリリウム、マンガンおよびマグネシウムによっ
ても期待される。
極めて多数のデバイスが本発明に従って製造できる。こ
れらのデバイスは電界効果型トランジスタ（FET）、例
えば金属−半導体電界効果型トランジスタ（MESFET）、
接合型電界効果型トランジスタ（JFET）、金属−絶縁体
−半導体電界効果型トランジスタ（MISFET）を包含す
る。種々の光学デバイス例えばレーザ、発光ダイオード
および光検出器も興味あるが、より興味のあるのは光学
デバイスとしての同一のチップ上に設けられた回路アレ
イであり、これらは増幅器、駆動回路等として機能す
る。特に重要なのは、メモリーエレメント、ロジックエ
レメント等として使用される、回路エレメント（MISFE
T,JFET,MESFET等）の大きなアレイ、例えば10以上を有
する半導体デバイスである。
れらのデバイスは電界効果型トランジスタ（FET）、例
えば金属−半導体電界効果型トランジスタ（MESFET）、
接合型電界効果型トランジスタ（JFET）、金属−絶縁体
−半導体電界効果型トランジスタ（MISFET）を包含す
る。種々の光学デバイス例えばレーザ、発光ダイオード
および光検出器も興味あるが、より興味のあるのは光学
デバイスとしての同一のチップ上に設けられた回路アレ
イであり、これらは増幅器、駆動回路等として機能す
る。特に重要なのは、メモリーエレメント、ロジックエ
レメント等として使用される、回路エレメント（MISFE
T,JFET,MESFET等）の大きなアレイ、例えば10以上を有
する半導体デバイスである。
第１図は、本発明に従って製造されたｎ−チャンネル、
デプレーション型金属−絶縁体−半導体電界効果型トラ
ンジスタ（MISFET）10の側面図である。このデバイスは
半−絶縁性InP層12で被覆された基板11および２つの強
くドーピングした領域（一つはソース13、もう一つはド
レイン14に対するものである）から構成されている。こ
の基板11は硫黄をドーピングしたInP製であり、該半−
絶縁性層には鉄がドーピングされており、MOCVD法によ
り成長されたものである。該ソースおよびドレイン領域
はシリコンをイオン注入することにより作製され、メタ
ライゼーション15および16により接触されている。ｎ−
チャンネル領域17もイオン注入により作製される。誘電
性層、例えば二酸化珪素（SiO2）、酸化アルミニウム
（Al2O3）、または窒化珪素（SiN）が半導体表面上に堆
積される。ゲート金属19は典型的には金または金含有合
金である。多くのデバイスがこの種のFETのアレイを使
用しており、かくしてメモリー、ロジック回路、増幅器
等が形成される。
デプレーション型金属−絶縁体−半導体電界効果型トラ
ンジスタ（MISFET）10の側面図である。このデバイスは
半−絶縁性InP層12で被覆された基板11および２つの強
くドーピングした領域（一つはソース13、もう一つはド
レイン14に対するものである）から構成されている。こ
の基板11は硫黄をドーピングしたInP製であり、該半−
絶縁性層には鉄がドーピングされており、MOCVD法によ
り成長されたものである。該ソースおよびドレイン領域
はシリコンをイオン注入することにより作製され、メタ
ライゼーション15および16により接触されている。ｎ−
チャンネル領域17もイオン注入により作製される。誘電
性層、例えば二酸化珪素（SiO2）、酸化アルミニウム
（Al2O3）、または窒化珪素（SiN）が半導体表面上に堆
積される。ゲート金属19は典型的には金または金含有合
金である。多くのデバイスがこの種のFETのアレイを使
用しており、かくしてメモリー、ロジック回路、増幅器
等が形成される。
第２図は、もう一つの構造の側面図である。デバイス20
は金属−半導体電界効果型トランジスタ（MESFET）であ
る。これはｎ−型InP基板21および表面上の半−絶縁性I
nP層22により構成されている。この半−絶縁性層には鉄
がドーピングされており、これはMOCVD法により成長さ
れたものである。この電界効果型トランジスタは多数の
イオン注入領域を有し、そこでは注入イオンとしてシリ
コンが使用されている。浅い領域23はチャンネル層とし
て使用され、より強くドーピングされた領域24および25
はソースおよびドレイン領域として機能する。ソースお
よびドレイン電極26および27も図示されている。ゲート
電極28は半導体表面に直接堆積される。これらの同じ電
界効果型トランジスタはまた、ｐ−型のソース、ドレイ
ン、およびチャンネル注入層並びにホールを介してのチ
ャネル伝導層並びにホールを介してのチャンネルを使用
して製造することもできる。ｎ−チャンネルFETおよび
ｐ−チャンネルFETの組み合わせがしばしば相補型の回
路において使用され、典型的にはメモリーおよびロジッ
ク回路において使用される。
は金属−半導体電界効果型トランジスタ（MESFET）であ
る。これはｎ−型InP基板21および表面上の半−絶縁性I
nP層22により構成されている。この半−絶縁性層には鉄
がドーピングされており、これはMOCVD法により成長さ
れたものである。この電界効果型トランジスタは多数の
イオン注入領域を有し、そこでは注入イオンとしてシリ
コンが使用されている。浅い領域23はチャンネル層とし
て使用され、より強くドーピングされた領域24および25
はソースおよびドレイン領域として機能する。ソースお
よびドレイン電極26および27も図示されている。ゲート
電極28は半導体表面に直接堆積される。これらの同じ電
界効果型トランジスタはまた、ｐ−型のソース、ドレイ
ン、およびチャンネル注入層並びにホールを介してのチ
ャネル伝導層並びにホールを介してのチャンネルを使用
して製造することもできる。ｎ−チャンネルFETおよび
ｐ−チャンネルFETの組み合わせがしばしば相補型の回
路において使用され、典型的にはメモリーおよびロジッ
ク回路において使用される。
エンハンスメント型FET回路も本発明の方法を利用して
製造することができる。典型的なデバイス30を第３図に
示した。このデバイスは、ｎ−型InP基板31、鉄をドー
ピングしかつMOCVD法により成長させた半−絶縁性InP層
32、およびｎ＋ドープの２つの領域（一つはソース33、
もう一つはドレイン34に対するものである）から構成さ
れる。ソースおよびドレイン電極35および36も、誘電性
絶縁層37およびゲート電極38と共に図示されている。典
型的には、ゲート金属はチタン−プラチナ−金である。
この種のデバイスは一般に、エンハンスメント型、ｎ−
チャンネル、金属−絶縁体−半導体電界効果型トランジ
スタ（MISFET）と呼ばれ、アレイ状で、増幅器、メモリ
ーアレイおよびロジック回路として使用される。ソース
およびドレインに対してｐ−型の注入物質を使用する
と、ｐ−チャンネルエンハンスメント型MISFETを製造す
ることもできる。最後に、ｎ−型およびｐ−型の注入物
質をタンデム式に使用することも可能であり、これによ
り接合型電界効果型トランジスタ（JEFT）を形成するこ
とができる。第４図はこのようなデバイスの一例の側面
図であり、このデバイス40はｎ−型の硫黄をドーピング
したInP基板41、半−絶縁性InP層42および本発明に従っ
て作製したソース43、ドレイン44およびチャンネル45を
有する。また、イオン注入（これは拡散法によって形成
してもよい）により形成されたｐ−型領域も図示されて
いる。更に、ソース、ドレインおよびゲート電極それぞ
れ47、48および49も図示してある。種々の金属組成物が
電極用に使用できる。例えば、ゲート電極に対してはチ
タン−プラチナ−金が使用できる。これらのデバイスの
アレイは、種々の回路例えば増幅回路、ロジック回路、
メモリー回路などに対して有用である。また、ｎ−チャ
ンネルおよびｐ−チャンネルエンハンスメントFET（MIS
FET,JFET,MESFETなどを含む）で作られた相補型回路の
アレイも有用である。
製造することができる。典型的なデバイス30を第３図に
示した。このデバイスは、ｎ−型InP基板31、鉄をドー
ピングしかつMOCVD法により成長させた半−絶縁性InP層
32、およびｎ＋ドープの２つの領域（一つはソース33、
もう一つはドレイン34に対するものである）から構成さ
れる。ソースおよびドレイン電極35および36も、誘電性
絶縁層37およびゲート電極38と共に図示されている。典
型的には、ゲート金属はチタン−プラチナ−金である。
この種のデバイスは一般に、エンハンスメント型、ｎ−
チャンネル、金属−絶縁体−半導体電界効果型トランジ
スタ（MISFET）と呼ばれ、アレイ状で、増幅器、メモリ
ーアレイおよびロジック回路として使用される。ソース
およびドレインに対してｐ−型の注入物質を使用する
と、ｐ−チャンネルエンハンスメント型MISFETを製造す
ることもできる。最後に、ｎ−型およびｐ−型の注入物
質をタンデム式に使用することも可能であり、これによ
り接合型電界効果型トランジスタ（JEFT）を形成するこ
とができる。第４図はこのようなデバイスの一例の側面
図であり、このデバイス40はｎ−型の硫黄をドーピング
したInP基板41、半−絶縁性InP層42および本発明に従っ
て作製したソース43、ドレイン44およびチャンネル45を
有する。また、イオン注入（これは拡散法によって形成
してもよい）により形成されたｐ−型領域も図示されて
いる。更に、ソース、ドレインおよびゲート電極それぞ
れ47、48および49も図示してある。種々の金属組成物が
電極用に使用できる。例えば、ゲート電極に対してはチ
タン−プラチナ−金が使用できる。これらのデバイスの
アレイは、種々の回路例えば増幅回路、ロジック回路、
メモリー回路などに対して有用である。また、ｎ−チャ
ンネルおよびｐ−チャンネルエンハンスメントFET（MIS
FET,JFET,MESFETなどを含む）で作られた相補型回路の
アレイも有用である。
種々の他のデバイス、例えばバイポーラデバイス、ｐ−
ｎ接合デバイスなどもこの方法により作製することがで
きる。
ｎ接合デバイスなどもこの方法により作製することがで
きる。
第１図は本発明に従って作製した、デプレーション型、
ｎ−チャンネル、金属−絶縁体−半導体電界効果型トラ
ンジスタ（MISFET）の側面図であり、 第２図は本発明により作製した、ｎ−チャンネル、金属
−半導体電界効果型トランジスタ（MESFET）の側面図で
あり、 第３図は本発明に従って作製した、ｎ−チャンネル、エ
ンハンスメント型、金属−絶縁体−半導体電界効果型ト
ランジスタ（MISFET）の側面図であり、および 第４図は本発明に従って作製した、ｎ−チャンネル、接
合型電界効果型トランジスタ（JFET）の側面図である。 （主な参照番号） 10,20,30,40……デバイス、11,21,31,41……基板、12,2
2,32,42……半−絶縁性層、13,24,33,43……ソース領
域、14,25,34,44……ドレイン領域、15,16……メタライ
ゼーション、17,45……ｎ−チャンネル、18,37……絶縁
層、19……ゲート、23……浅い領域、26,27,28,35,36,3
8,47,48,49……電極、46……ｐ−型領域。
ｎ−チャンネル、金属−絶縁体−半導体電界効果型トラ
ンジスタ（MISFET）の側面図であり、 第２図は本発明により作製した、ｎ−チャンネル、金属
−半導体電界効果型トランジスタ（MESFET）の側面図で
あり、 第３図は本発明に従って作製した、ｎ−チャンネル、エ
ンハンスメント型、金属−絶縁体−半導体電界効果型ト
ランジスタ（MISFET）の側面図であり、および 第４図は本発明に従って作製した、ｎ−チャンネル、接
合型電界効果型トランジスタ（JFET）の側面図である。 （主な参照番号） 10,20,30,40……デバイス、11,21,31,41……基板、12,2
2,32,42……半−絶縁性層、13,24,33,43……ソース領
域、14,25,34,44……ドレイン領域、15,16……メタライ
ゼーション、17,45……ｎ−チャンネル、18,37……絶縁
層、19……ゲート、23……浅い領域、26,27,28,35,36,3
8,47,48,49……電極、46……ｐ−型領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/15 Ｂ 8934−4Ｍ 29/812 (72)発明者 ジュディス アン ロング アメリカ合衆国 07041 ニュージャーシ イ，ミルバーン，マイアトル アヴェニュ ー 170 (72)発明者 アルバート ティーメン マックレンダー アメリカ合衆国 07901 ニュージャーシ イ，サミット，グリーンフィールド アヴ ェニュー 10 (72)発明者 バートラム シュワルツ アメリカ合衆国 07090 ニュージャーシ イ，ウェストフィールド，オレンダ サー クル 321 (72)発明者 ショーハ シン アメリカ合衆国 07901 ニュージャーシ イ，サミット，カヌー ブルック パーク ウェイ 55
Claims (12)
- 【請求項１】ｎ−型またはｐ−型のインジウム燐からな
る基板の表面の少なくとも一部上に鉄でドーピングされ
た半−絶縁性インジウム燐の領域をMOCVD法で成長させ
ることからなる半導体デバイスの製造方法において、 該基板上への該領域の成長に先立って該ｎ−型またはｐ
−型基板の表面の少なくとも一部は５×103欠陥／cm2以
下の欠陥密度をもたらす少なくとも１×1017原子／cm3
の濃度で硫黄または亜鉛でドープされ、そして該領域の
成長後に該領域の少なくとも一部はイオン注入、次いで
アニール処理することでキャリア活性化されていること
を特徴とする方法。 - 【請求項２】上記ｎ−型のインジウム燐基板は、約８×
1018〜3.5×1019原子／cm3の範囲の濃度において硫黄で
ドープされていることを特徴とする特許請求の範囲第１
項に記載の方法。 - 【請求項３】上記ｐ−型のインジウム燐基板は、約１×
1017〜２×1018原子／cm3の範囲の濃度において亜鉛で
ドープされていることを特徴とする特許請求の範囲第１
項に記載の方法。 - 【請求項４】上記の半−絶縁性インジウム燐領域の表面
上の欠陥密度が１×103欠陥／cm2未満、好ましくは100
欠陥／cm2もしくは10欠陥／cm2未満であることを特徴と
する特許請求の範囲第２項または第３項に記載の方法。 - 【請求項５】上記鉄の濃度が1015〜1018原子／cm3であ
る特許請求の範囲第１項、第２項、第３項または第４項
に記載の方法。 - 【請求項６】上記のイオン注入されるイオンがシリコ
ン、ゲルマニウム、錫、硫黄、セレンおよびテルルから
選ばれる少なくとも一種のドナーイオンであるか、また
は亜鉛、カドミウム、水銀、ベリリウム、マグネシウム
およびマンガンから選ばれる少なくとも一種のアクセプ
タイオンであることを特徴とする特許請求の範囲第１項
〜第５項の１に記載の方法。 - 【請求項７】イオン注入の際のイオンのエネルギーが10
〜800kev、好ましくは300〜500kevまたは340〜410kevの
範囲内であることを特徴とする特許請求の範囲第１項に
記載の方法。 - 【請求項８】上記のアニール処理が600〜850℃の範囲内
の温度にて、１分〜１時間好ましくは15〜20分間実施さ
れることを特徴とする特許請求の範囲第１項に記載の方
法。 - 【請求項９】上記のアニール処理が燐を含むガス、好ま
しくはH2内にPH3を含有するガスを含む雰囲気内で実施
されることを特徴とする特許請求の範囲第１項〜第８項
の１に記載の方法。 - 【請求項１０】上記のイオン注入が100〜300℃の範囲内
の温度にて実施されることを特徴とする特許請求の範囲
第１項〜第９項の１に記載の方法。 - 【請求項１１】上記領域の厚さが1/2〜10μｍ、好まし
くは１〜４μｍまたは２〜３μｍの範囲内にあることを
特徴とする特許請求の範囲第１項〜第10項の１に記載の
方法。 - 【請求項１２】上記のデバイスが、少なくとも１つのデ
プレーション型MISFETまたは少なくとも１つのMESFETま
たは少なくとも１つのエンハンスメント型MISFETまたは
少なくとも１つのJFETまたはこれらの適当な組み合わせ
を含む少なくとも１つの電界効果型トランジスタを含む
ことを特徴とする特許請求の範囲第１項〜第11項の１に
記載の方法。
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