JPH0629792A - ラッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】ＴＴＬ回路で構成されるラッチ回路に関し、Ｄ
入力が「Ｈ」の場合に、このＤ入力の「Ｈ」を確実にラ
ッチできるようにする。 【構成】ショットキー・ダイオード５０からなるスルー
出力制御回路を設け、クロック入力＝「Ｈ」で、インバ
ート出力＝「Ｌ」、スルー出力＝「Ｈ」の状態から、ク
ロック入力＝「Ｌ」に反転した場合、インバート出力＝
「Ｈ」になった後に、スルー出力＝「Ｌ」となるように
し、インバート出力とスルー出力とがともに「Ｌ」とな
ることを避ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＴＬ（transistor t
ransistor logic）回路で構成されるラッチ回路に関す
る。

【０００２】

【従来の技術】従来、ＴＴＬ回路で構成されるラッチ回
路として、図６にその回路図を示すようなものが知られ
ている。

【０００３】図中、１はデータ入力（以下、Ｄ入力と記
す）用の端子、２はラッチ回路部、３は電源電圧Ｖcc用
の端子、４はＱ出力（正相出力）用の端子、５はクロッ
ク入力用の端子、６はインバート回路（反転回路）、７
はスルー回路（非反転回路）である。

【０００４】また、ラッチ回路部２において、８はｐｎ
ｐ型のトランジスタ、９〜１４はｎｐｎ型のトランジス
タであり、ベース・コレクタ間にショットキーバリヤ・
ダイオード（以下、ショットキー・ダイオードという）
を挿入してなるもの、１５はショットキー・ダイオー
ド、１６〜２２は抵抗である。

【０００５】また、インバート回路６において、２３は
ｐｎｐ型のトランジスタ、２４〜２６はｎｐｎ型のトラ
ンジスタであり、ベース・コレクタ間にショットキー・
ダイオードを挿入してなるもの、２７はｐｎ接合ダイオ
ード、２８、２９はショットキー・ダイオード、３０〜
３２は抵抗である。

【０００６】また、スルー回路７において、３３はｐｎ
ｐ型のトランジスタ、３４〜３７はｎｐｎ型のトランジ
スタであり、ベース・コレクタ間にショットキー・ダイ
オードを挿入してなるもの、３８、４０はｐｎ接合ダイ
オード、３９、４１はショットキー・ダイオード、４２
〜４５は抵抗である。

【０００７】図７は、このラッチ回路におけるクロック
入力と、インバート回路６の出力であるインバート出力
と、スルー回路７の出力であるスルー出力との関係を示
す波形図であり、このラッチ回路においては、クロック
入力を「Ｈ」（高レベル）から「Ｌ」（低レベル）に反
転させると、インバート出力の立ち上がりと、スルー出
力の立ち下がりとが、ほぼ同時に開始する。

【０００８】ここに、このラッチ回路は、クロック入力
＝「Ｈ」の場合をスルー状態とし、Ｄ入力として「Ｈ」
が入力されている場合において、クロック入力を「Ｈ」
から「Ｌ」に反転させることにより、Ｄ入力である
「Ｈ」をラッチするというものである。

【０００９】このラッチ回路の動作について、更に詳し
く説明すると、図８に示すように、クロック入力＝
「Ｈ」の場合、インバート回路６では、トランジスタ２
３＝ＯＦＦ（非導通）、トランジスタ２４＝ＯＮ（導
通）、トランジスタ２５＝ＯＦＦ、トランジスタ２６＝
ＯＮで、インバート出力＝「Ｌ」となる。

【００１０】また、スルー回路７では、トランジスタ３
３＝ＯＦＦ、トランジスタ３４＝ＯＮ、トランジスタ３
５＝ＯＦＦ、トランジスタ３６＝ＯＮ、トランジスタ３
７＝ＯＦＦで、スルー出力＝「Ｈ」となる。

【００１１】この場合において、Ｄ入力＝「Ｈ」の場
合、ラッチ回路部２では、トランジスタ８＝ＯＦＦとな
り、また、スルー出力＝「Ｈ」となっているので、抵抗
１６に流れる電流Ｉ₁₆は、トランジスタ９のベースに流
れ込み、トランジスタ９＝ＯＮとなる。

【００１２】また、この場合、インバート出力＝「Ｌ」
となっているので、抵抗１８に流れる電流Ｉ₁₈は、トラ
ンジスタ１０のベース及びトランジスタ１１のコレクタ
には流れ込まず、インバート回路６に流れ込み、トラン
ジスタ１０＝ＯＦＦ、トランジスタ１１＝ＯＦＦとな
る。

【００１３】この結果、抵抗２０に流れる電流Ｉ₂₀は、
トランジスタ１２のベースには流れ込まず、トランジス
タ９のコレクタに流れ込み、トランジスタ１２＝ＯＦ
Ｆ、トランジスタ１３＝ＯＮ、トランジスタ１４＝ＯＦ
Ｆで、Ｑ出力＝「Ｈ」となる。これが、Ｄ入力＝「Ｈ」
の場合におけるスルー状態である。

【００１４】この状態から、図９に示すように、クロッ
ク入力＝「Ｌ」に反転すると、インバート回路６では、
トランジスタ２３＝ＯＮ、トランジスタ２４＝ＯＦＦ、
トランジスタ２５＝ＯＮ、トランジスタ２６＝ＯＦＦ
で、インバート出力＝「Ｈ」となる。

【００１５】また、スルー回路７では、トランジスタ３
３＝ＯＮ、トランジスタ３４＝ＯＦＦ、トランジスタ３
５＝ＯＮ、トランジスタ３６＝ＯＦＦ、トランジスタ３
７＝ＯＮで、スルー出力＝「Ｌ」となる。

【００１６】この結果、ラッチ回路部２で、抵抗１６に
流れる電流Ｉ₁₆は、トランジスタ９のベースには流れ込
まず、スルー回路７に流れ込み、トランジスタ９＝ＯＦ
Ｆとなると共に、抵抗１８に流れる電流Ｉ₁₈は、トラン
ジスタ１０のベースに流れ込み、トランジスタ１０＝Ｏ
Ｎとなる。なお、この場合、トランジスタ１１はＯＦＦ
を維持するようにされている。

【００１７】この結果、抵抗２０に流れる電流Ｉ₂₀は、
トランジスタ１０のコレクタに流れ込み、トランジスタ
１２＝ＯＦＦ、トランジスタ１３＝ＯＮ、トランジスタ
１４＝ＯＦＦで、Ｑ出力＝「Ｈ」を維持する。この状態
は、Ｄ入力＝「Ｌ」となっても変化せず、「Ｈ」をラッ
チした状態となる。

【００１８】なお、図１０に示すように、クロック入力
＝「Ｈ」、即ち、インバート出力＝「Ｌ」、スルー出力
＝「Ｈ」で、Ｄ入力＝「Ｌ」の場合には、トランジスタ
８＝ＯＮ、トランジスタ９＝ＯＦＦ、トランジスタ１０
＝ＯＦＦとなる。この場合、トランジスタ１１＝半ＯＮ
状態となるようにされている。

【００１９】この結果、抵抗２０に流れる電流Ｉ₂₀は、
トランジスタ１２のベースに流れ込み、トランジスタ１
２＝ＯＮ、トランジスタ１３＝ＯＦＦ、トランジスタ１
４＝ＯＮで、Ｑ出力＝「Ｌ」となる。

【００２０】この状態から、図１１に示すように、クロ
ック入力＝「Ｌ」に反転して、インバート出力＝
「Ｈ」、スルー出力＝「Ｌ」となった場合においても、
トランジスタ８＝ＯＮであるから、トランジスタ９＝Ｏ
ＦＦの状態は変化しない。

【００２１】また、この場合、抵抗１８を流れる電流Ｉ
₁₈は、半ＯＮ状態となっているトランジスタ１１のコレ
クタに流れ込み、トランジスタ１０のコレクタには流れ
込まず、トランジスタ１０＝ＯＦＦの状態も変化しな
い。

【００２２】この結果、抵抗２０に流れる電流Ｉ₂₀は、
トランジスタ１２のベースに流れ込み、トランジスタ１
２＝ＯＮ、トランジスタ１３＝ＯＦＦ、トランジスタ１
４＝ＯＮで、Ｑ出力＝「Ｌ」の状態を維持する。

【００２３】このように、Ｄ入力＝「Ｌ」の場合には、
クロック入力のレベルに関係なく、Ｑ出力＝「Ｌ」とさ
れる。なお、この状態を設定するためにトランジスタ１
１が挿入されている。

【００２４】

【発明が解決しようとする課題】かかる従来のラッチ回
路では、クロック入力を「Ｈ」から「Ｌ」に反転させる
と、インバート出力の立ち上がりと、スルー出力の立ち
下がりとが、ほぼ同時に開始するため、インバート出力
とスルー出力とがともに「Ｌ」となる時間が生じてしま
う可能性が高い。

【００２５】このため、図１２に示すように、Ｄ入力＝
「Ｈ」の場合において、クロック入力を「Ｈ」から
「Ｌ」に反転させると、インバート出力及びスルー出力
がともに「Ｌ」で、トランジスタ１０がＯＦＦからＯＮ
に反転する前に、トランジスタ９がＯＮからＯＦＦにな
ってしまい、これらトランジスタ９、１０がともにＯＦ
Ｆとなってしまう場合がある。

【００２６】この場合、抵抗２０に流れる電流Ｉ₂₀は、
トランジスタ１２のベースに流れ込み、トランジスタ１
２＝ＯＮ、トランジスタ１３＝ＯＦＦ、トランジスタ１
４＝ＯＮで、Ｑ出力＝「Ｌ」となってしまう。

【００２７】このように、この従来のラッチ回路におい
ては、Ｄ入力＝「Ｈ」の場合において、クロック入力を
「Ｈ」から「Ｌ」に反転させた場合、Ｄ入力である
「Ｈ」をラッチすることができず、「Ｌ」を誤出力して
しまう場合があるという問題点があった。

【００２８】本発明は、かかる点に鑑み、クロック入力
を反転するインバート回路と、クロック入力を非反転す
るスルー回路と、インバート回路の出力及びスルー回路
の出力を制御信号として供給され、データ入力が「Ｈ」
の場合において、クロック入力が「Ｈ」の場合には、ス
ルー状態として「Ｈ」を出力し、このスルー状態からク
ロック入力が「Ｌ」に反転した場合に、データ入力の
「Ｈ」をラッチするものであるが、スルー状態からイン
バート回路の出力及びスルー回路の出力がともに「Ｌ」
になってしまうと、データ入力の「Ｈ」をラッチでき
ず、「Ｌ」を誤出力してしまう特性を有するラッチ回路
部とを設けてなるＴＴＬ回路からなるラッチ回路であっ
て、Ｄ入力の「Ｈ」を確実にラッチし、正常な動作を確
保することができるようにしたラッチ回路を提供するこ
とを目的とする。

【００２９】

【課題を解決するための手段】図１は本発明の原理を示
すブロック図である。図中、４６はＴＴＬ回路からなる
インバート回路であり、クロック入力を反転してなるイ
ンバート出力を出力するもの、４７はＴＴＬ回路からな
るスルー回路であり、クロック入力を非反転してなるス
ルー出力を出力するものである。

【００３０】また、４８はＴＴＬ回路からなるラッチ回
路部であり、インバート回路４６の出力及びスルー回路
４７の出力を制御信号として供給され、データ入力が
「Ｈ」の場合において、クロック入力が「Ｈ」の場合に
は、スルー状態として「Ｈ」を出力し、このスルー状態
からクロック入力が「Ｌ」に反転した場合に、データ入
力の「Ｈ」をラッチするものであるが、スルー状態から
インバート回路４６の出力及びスルー回路４７の出力が
ともに「Ｌ」になってしまうと、データ入力の「Ｈ」を
ラッチできず、「Ｌ」を誤出力してしまう特性を有する
ものである。

【００３１】また、４９はスルー回路４７を制御するス
ルー出力制御回路であり、クロック入力が「Ｈ」から
「Ｌ」に反転した場合、インバート回路４６の出力が所
定のレベル以上になった後にスルー回路４７の出力が立
ち下がり始め、インバート回路４６の出力とスルー回路
４７の出力とが同時に「Ｌ」とならないようにするもの
である。

【００３２】

【作用】本発明においては、スルー回路４７を制御する
スルー出力制御回路４９を設け、クロック入力が「Ｈ」
から「Ｌ」に反転した場合、インバート回路４６の出力
が所定のレベル以上になった後にスルー回路４７の出力
が立ち下がり始め、インバート回路４６の出力とスルー
回路４７の出力とが同時に「Ｌ」とならないようにして
いる。

【００３３】この結果、Ｄ入力が「Ｈ」の場合におい
て、クロック入力が「Ｈ」から「Ｌ」に反転した場合、
インバート回路４６の出力とスルー回路４７の出力とが
ともに「Ｌ」となることにより「Ｌ」を誤出力してしま
うという事態を避け、Ｄ入力の「Ｈ」を確実にラッチ
し、正常な動作を確保することができる。

【００３４】

【実施例】以下、図２〜図５、図８、図９を参照して、
本発明の第１実施例及び第２実施例について説明する。
なお、図２、図４、図５において、図６に対応する部分
には同一符号を付し、その重複説明は省略する。

【００３５】第１実施例図２は本発明の第１実施例を示
す回路図であり、この第１実施例のラッチ回路 においては、ショットキー・ダイオード５０を使用して
なるスルー出力制御回路が設けられており、その他につ
いては、図６に示す従来のラッチ回路と同様に構成され
ている。

【００３６】ここに、ショットキー・ダイオード５０
は、そのカソードをインバート回路６の出力端５１に接
続され、そのアノードをスルー回路７の位相分割用のト
ランジスタ３５のベースに接続されている。

【００３７】図３は、この第１実施例におけるクロック
入力と、インバート出力と、スルー出力との関係を示す
波形図であり、この第１実施例においては、クロック入
力が「Ｈ」から「Ｌ」に反転した場合、後述するよう
に、ショットキー・ダイオード５０の存在により、クロ
ック入力が所定のレベルに達した後、スルー出力は立ち
下がりを始めることになる。

【００３８】ここに、この第１実施例は、クロック入力
＝「Ｈ」の場合をスルー状態とし、Ｄ入力として「Ｈ」
が入力されている場合において、クロック入力を「Ｈ」
から「Ｌ」に反転させることにより、Ｄ入力である
「Ｈ」をラッチするというものである点については、図
６に示す従来のラッチ回路と同様であり、Ｄ入力＝
「Ｈ」、クロック入力＝「Ｈ」の場合、各トランジスタ
のＯＮ、ＯＦＦ状態は、図８に示す場合と同様になる。

【００３９】この状態から、図４に示すように、クロッ
ク入力＝「Ｌ」に反転すると、インバート回路６では、
トランジスタ２３＝ＯＮ、トランジスタ２４＝ＯＦＦ、
トランジスタ２５＝ＯＮ、トランジスタ２６＝ＯＦＦ
で、インバート出力は「Ｈ」に向かって上昇する。

【００４０】これに対し、スルー回路７では、トランジ
スタ３３＝ＯＮ、トランジスタ３４＝ＯＦＦとなるが、
トランジスタ３５＝ＯＮとなるためには、そのベース電
圧が１.６［Ｖ］（トランジスタ３７のベース・エミッ
タ間電圧０.８［Ｖ］＋トランジスタ３５のベース・エ
ミッタ間電圧０.８［Ｖ］）以上になる必要がある。

【００４１】ここに、この第１実施例では、ショットキ
ー・ダイオード５０が設けられていることから、トラン
ジスタ３５＝ＯＮとなるためには、インバート出力は
１.１［Ｖ］（トランジスタ３７のベース・エミッタ間
電圧０.８［Ｖ］＋トランジスタ３５のベース・エミッ
タ間電圧０.８［Ｖ］−ショットキー・ダイオード５０
の順方向電圧０.５［Ｖ］）以上になる必要があり、こ
のインバート出力が１.１［Ｖ］よりも低いと、トラン
ジスタ３５のベース電圧は１.６［Ｖ］よりも低くな
り、トランジスタ３５＝ＯＮとはならない。

【００４２】この結果、クロック入力が「Ｈ」から
「Ｌ」に反転した場合、インバート出力が立ち上がりを
開始したとしても、スルー出力は、これと同時に立ち下
がりを開始せず、インバート出力が１.１［Ｖ］になる
までは、スルー回路７では、トランジスタ３３＝ＯＮ、
トランジスタ３４＝ＯＦＦ、トランジスタ３５＝ＯＦ
Ｆ、トランジスタ３６＝ＯＮ、トランジスタ３７＝ＯＦ
Ｆ、スルー出力＝「Ｈ」を維持することになる。

【００４３】そして、その後、インバート出力が１.１
［Ｖ］以上になると、トランジスタ３５のベース電圧
は、１.６［Ｖ］以上となるので、トランジスタ３５＝
ＯＮとなり、各トランジスタのＯＮ、ＯＦＦ関係は、図
９に示す場合と同様になる。

【００４４】このように、この第１実施例によれば、ク
ロック入力＝「Ｈ」で、インバート出力＝「Ｌ」、スル
ー出力＝「Ｈ」の状態からクロック入力＝「Ｌ」に反転
した場合には、インバート出力＝「Ｈ」に、より近づい
た時に、スルー出力＝「Ｌ」となるようにしているの
で、Ｄ入力＝「Ｈ」の場合において、クロック入力が
「Ｈ」から「Ｌ」に反転した場合、インバート出力とス
ルー出力とがともに「Ｌ」となることによりＱ出力とし
て「Ｌ」を誤出力してしまうという事態を避けて、Ｄ入
力の「Ｈ」を確実にラッチし、正常な動作を確保するこ
とができる。

【００４５】第２実施例 図５は本発明の第２実施例を示す回路図であり、この第
２実施例のラッチ回路においては、ベース・コレクタ間
にショットキー・ダイオードを挿入してなるｎｐｎ型の
トランジスタ５２及び抵抗５３を使用してなるスルー出
力制御回路が設けられており、その他については、図６
に示す従来のラッチ回路と同様に構成されている。

【００４６】ここに、トランジスタ５２は、そのエミッ
タをインバート回路６の出力端５１に接続され、そのコ
レクタをスルー回路７の位相分割用のトランジスタ３５
のベースに接続され、そのベースを抵抗５３を介して電
源電圧Ｖccが供給される端子５４に接続されている。

【００４７】この第２実施例においては、トランジスタ
５２のコレクタ・エミッタ間電圧を、例えば、０.３
［Ｖ］とすれば、クロック入力が「Ｈ」から「Ｌ」に反
転した場合、インバート出力が１.３［Ｖ］（トランジ
スタ３７のベース・エミッタ間電圧０.８［Ｖ］＋トラ
ンジスタ３５のベース・エミッタ間電圧０.８［Ｖ］−
トランジスタ５２のコレクタ・エミッタ間電圧０.３
［Ｖ］）以上になると、トランジスタ３５がＯＮとなる
点を除くほか、第１実施例の場合と同様に動作する。

【００４８】

【発明の効果】以上のように、本発明によれば、スルー
回路を制御するスルー出力制御回路を設け、クロック入
力が「Ｈ」から「Ｌ」に反転した場合、インバート回路
の出力が所定のレベル以上になった後にスルー回路の出
力が立ち下がり始め、インバート回路の出力とスルー回
路の出力とが同時に「Ｌ」とならないようにしているの
で、Ｄ入力が「Ｈ」の場合において、クロック入力が
「Ｈ」から「Ｌ」に反転した場合、インバート回路の出
力とスルー回路の出力とがともに「Ｌ」となることによ
り「Ｌ」を誤出力してしまうという事態を避けて、Ｄ入
力の「Ｈ」を確実にラッチし、正常な動作を確保するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック図である。

【図２】本発明の第１実施例を示す回路図である。

【図３】本発明の第１実施例におけるクロック入力と、
インバート出力と、スルー出力との関係を示す波形図で
ある。

【図４】本発明の第１実施例の動作を説明するための回
路図である。

【図５】本発明の第２実施例を示す回路図である。

【図６】従来のラッチ回路の一例を示す回路図である。

【図７】従来のラッチ回路におけるクロック入力と、イ
ンバート出力と、スルー出力との関係を示す波形図であ
る。

【図８】従来のラッチ回路の動作を説明するための回路
図である。

【図９】従来のラッチ回路の動作を説明するための回路
図である。

【図１０】従来のラッチ回路の動作を説明するための回
路図である。

【図１１】従来のラッチ回路の動作を説明するための回
路図である。

【図１２】従来のラッチ回路が有する問題点を説明する
ための回路図である。

【符号の説明】

４６ インバート回路 ４７ スルー回路 ４８ ラッチ回路部 ４９ スルー出力制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】クロック入力を反転するインバート回路
   （４６）と、前記クロック入力を非反転するスルー回路
   （４７）と、前記インバート回路（４６）の出力及び前
   記スルー回路（４７）の出力を制御信号として供給さ
   れ、データ入力が「Ｈ」の場合において、前記クロック
   入力が「Ｈ」の場合には、スルー状態として「Ｈ」を出
   力し、該スルー状態から前記クロック入力が「Ｌ」に反
   転した場合に、前記データ入力の「Ｈ」をラッチするも
   のであるが、前記スルー状態から前記インバート回路
   （４６）の出力及び前記スルー回路（４７）の出力がと
   もに「Ｌ」になってしまうと、前記データ入力の「Ｈ」
   をラッチできず、「Ｌ」を誤出力してしまう特性を有す
   るラッチ回路部（４８）とを設けてなるＴＴＬ回路から
   なるラッチ回路において、 前記クロック入力が「Ｈ」から「Ｌ」に反転した場合、
   前記インバート回路（４６）の出力が所定のレベル以上
   になった後に前記スルー回路（４７）の出力が立ち下が
   り始め、前記インバート回路（４６）の出力と前記スル
   ー回路（４７）の出力とが同時に「Ｌ」とならないよう
   に、前記スルー回路（４７）を制御するスルー出力制御
   回路（４９）を設けていることを特徴とするラッチ回
   路。
2. 【請求項２】前記スルー出力制御回路（４９）は、カソ
   ードを前記インバート回路（４６）の出力端に接続さ
   れ、アノードを前記スルー回路（４７）の位相分割用の
   トランジスタのベースに接続されてなるダイオードで構
   成されていることを特徴とする請求項１記載のラッチ回
   路。
3. 【請求項３】前記スルー出力制御回路（４９）は、エミ
   ッタを前記インバート回路（４６）の出力端に接続さ
   れ、コレクタを前記スルー回路（４７）の位相分割用の
   トランジスタのベースに接続され、ゲートに必要な電圧
   が印加されるトランジスタで構成されていることを特徴
   とする請求項１記載のラッチ回路。