JPH071791B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH071791B2 JPH071791B2 JP59092443A JP9244384A JPH071791B2 JP H071791 B2 JPH071791 B2 JP H071791B2 JP 59092443 A JP59092443 A JP 59092443A JP 9244384 A JP9244384 A JP 9244384A JP H071791 B2 JPH071791 B2 JP H071791B2
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- Japan
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- semiconductor substrate
- layer
- substrate
- polished
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- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
- H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
- H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1914—Preparing SOI wafers using bonding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、内部に埋込み層を有する半導体基板の製造方
法に関する。
法に関する。
バイポーラICのように、素子基板の内部に不純物や濃度
の異なる埋込み層を必要とするものは多い。第１図はそ
の様な一例として、一般的なバイポーラICを示してい
る。この製造工程は次の通りである。先ず、ｐ形Si基板
11に選択拡散によりコレクタ埋込み層となるn+層12を形
成する。次いでこの基板上にエピタキシャル成長法によ
ってn-層13を形成する。こうして得られたエピタキシャ
ル基板にｐベース層14,n+ソース層15を順次拡散形成し
てトランジスタを得る。16は素子分離用のp+拡散層であ
り、17はコレクタ電極取出しのためのn+拡散層である。
の異なる埋込み層を必要とするものは多い。第１図はそ
の様な一例として、一般的なバイポーラICを示してい
る。この製造工程は次の通りである。先ず、ｐ形Si基板
11に選択拡散によりコレクタ埋込み層となるn+層12を形
成する。次いでこの基板上にエピタキシャル成長法によ
ってn-層13を形成する。こうして得られたエピタキシャ
ル基板にｐベース層14,n+ソース層15を順次拡散形成し
てトランジスタを得る。16は素子分離用のp+拡散層であ
り、17はコレクタ電極取出しのためのn+拡散層である。
従来のこの様な方法では、埋込み層の深さはエピタキシ
ャル成長層の厚みで決まる。しかしながら、エピタキシ
ャル法では成長速度に限界があるため、厚い層を得るた
めには極めて長時間を要する。しかも高度の技術を必要
とし、制御が難しいために欠陥等を生じ易い。また長時
間のエピタキシャル成長工程で埋込み層の不純物が再拡
散するため、埋込み層上のエピタキシャル層の厚み制御
も難しい。
ャル成長層の厚みで決まる。しかしながら、エピタキシ
ャル法では成長速度に限界があるため、厚い層を得るた
めには極めて長時間を要する。しかも高度の技術を必要
とし、制御が難しいために欠陥等を生じ易い。また長時
間のエピタキシャル成長工程で埋込み層の不純物が再拡
散するため、埋込み層上のエピタキシャル層の厚み制御
も難しい。
本発明は上記の点に鑑みてなされたもので、簡単な工程
で制御性よく埋込み層を形成するようにした半導体基板
の製造方法を提供することを目的とする。
で制御性よく埋込み層を形成するようにした半導体基板
の製造方法を提供することを目的とする。
本発明は、２枚の半導体基板を直接接合させて一枚の半
導体基板を得るという方法を利用する。このような半導
体同士の接合によって不純物濃度の異なる層を内部に形
成する方法自体は、合金形半導体接合法として古くから
知られた技術である。しかしこの方法は現在一般に利用
されていない。その理由は、この方法では、1300℃とい
う、半導体の融点に近い高温まで加熱し加圧する必要が
あり、その結果、半導体結晶に多くの欠陥や変成層が形
成されるためである。
導体基板を得るという方法を利用する。このような半導
体同士の接合によって不純物濃度の異なる層を内部に形
成する方法自体は、合金形半導体接合法として古くから
知られた技術である。しかしこの方法は現在一般に利用
されていない。その理由は、この方法では、1300℃とい
う、半導体の融点に近い高温まで加熱し加圧する必要が
あり、その結果、半導体結晶に多くの欠陥や変成層が形
成されるためである。
これに対し、本発明者らは、半導体基板の表面を充分に
鏡面研磨して、その研磨面どうしを充分清浄な雰囲気下
で密着させるだけ、特に加圧や加熱を行なわなくても、
強固な接合体が得られることを見出した。この接合体は
200℃以上の温度で熱処理すれば、接合がより強固なも
のとなる。この接合のメカニズムは未だ不明な点が多い
が、鏡面研磨面に形成される自然酸化膜が重要な役割を
果たしているらしいことが推測される。
鏡面研磨して、その研磨面どうしを充分清浄な雰囲気下
で密着させるだけ、特に加圧や加熱を行なわなくても、
強固な接合体が得られることを見出した。この接合体は
200℃以上の温度で熱処理すれば、接合がより強固なも
のとなる。この接合のメカニズムは未だ不明な点が多い
が、鏡面研磨面に形成される自然酸化膜が重要な役割を
果たしているらしいことが推測される。
本発明は、この新しい技術を利用して、先ず鏡面研磨さ
れた第１の半導体基板の表面に選択的に拡散層を形成
し、これを鏡面研磨された第２の半導体基板と研磨面同
士を対向させて清浄な雰囲気下で密着させて接合するこ
とにより、埋込み層を有する半導体基板を得る。ここ
で、熱処理を行なわなくても強固な接合体を得られる
が、熱処理を施すことにより、更に強固な接合体が得ら
れる。熱処理温度は、200℃程度以上であればよく、望
ましくは1000℃程度であるが、1300℃程度まで高くする
と結晶欠陥などの発生があるため、ここまで高くするこ
とは出来ない。また、鏡面研磨面の表面粗さは100オン
グストローム以下であることが望ましい。熱処理温度は
200℃程度以上であればよく、望ましくは1000℃程度で
あるが、1300℃程度まで高くすると結晶欠陥などの発生
があるため、ここまで高くすることは出来ない。
れた第１の半導体基板の表面に選択的に拡散層を形成
し、これを鏡面研磨された第２の半導体基板と研磨面同
士を対向させて清浄な雰囲気下で密着させて接合するこ
とにより、埋込み層を有する半導体基板を得る。ここ
で、熱処理を行なわなくても強固な接合体を得られる
が、熱処理を施すことにより、更に強固な接合体が得ら
れる。熱処理温度は、200℃程度以上であればよく、望
ましくは1000℃程度であるが、1300℃程度まで高くする
と結晶欠陥などの発生があるため、ここまで高くするこ
とは出来ない。また、鏡面研磨面の表面粗さは100オン
グストローム以下であることが望ましい。熱処理温度は
200℃程度以上であればよく、望ましくは1000℃程度で
あるが、1300℃程度まで高くすると結晶欠陥などの発生
があるため、ここまで高くすることは出来ない。
本発明によれば、長時間のエピタキシャル成長等を要せ
ず、簡単に埋込み層を持つ半導体基板を得ることができ
る。しかも熱処理は基本的に不要なので、埋込み層が高
不純物濃度層である場合にも不純物の再拡散は最少限に
押えられ、埋込み層の深さや濃度を制御性よく設定する
ことができる。従ってICその他の素子製造の工程短縮化
や素子性能の向上を図ることができる。
ず、簡単に埋込み層を持つ半導体基板を得ることができ
る。しかも熱処理は基本的に不要なので、埋込み層が高
不純物濃度層である場合にも不純物の再拡散は最少限に
押えられ、埋込み層の深さや濃度を制御性よく設定する
ことができる。従ってICその他の素子製造の工程短縮化
や素子性能の向上を図ることができる。
以下本発明をバイポーラICに適用した実施例について第
２図（ａ）〜（ｅ）を用いて説明する。
２図（ａ）〜（ｅ）を用いて説明する。
第２図（ａ）は、表面粗さ500Å以下に充分平滑に鏡面
研磨されたｐ型Si基板（第１の半導体基板）21の表面に
n+型層22を選択的に拡散形成した状態を示している。n+
型層22はコレクタ埋込み層となるものである。第２図
（ｂ）は同様に鏡面研磨されたn-Si基板（第２の半導体
基板）23であり、その表面にコレクタ取出し層となるn+
型層24及び素子分離層となるp+型層25が拡散形成された
状態を示している。これらの基板を充分に洗浄し、乾燥
させた後、ゴミなどの異物が介在しない清浄な雰囲気中
で第２図（ｃ）に示すように研磨面どうしを密着させて
接合する。この接合体は熱処理をしなくてもかなりの接
合強度が得られるが、200℃以上、好ましくは1000℃程
度で熱処理して接合強度を充分強固なものとする。こう
してn+型層22が埋め込まれ、素子分離層とコレクタ取出
し層が形成されたIC基板が得られる。この基板はそのま
ま用いてもよいが、必要に応じて第２図（ｄ）に示すよ
うに、研磨やエッチングにより厚みを調整し、その後第
２図（ｅ）に示すようにｐ型ベース層26,n+型エミッタ
層27を形成する。
研磨されたｐ型Si基板（第１の半導体基板）21の表面に
n+型層22を選択的に拡散形成した状態を示している。n+
型層22はコレクタ埋込み層となるものである。第２図
（ｂ）は同様に鏡面研磨されたn-Si基板（第２の半導体
基板）23であり、その表面にコレクタ取出し層となるn+
型層24及び素子分離層となるp+型層25が拡散形成された
状態を示している。これらの基板を充分に洗浄し、乾燥
させた後、ゴミなどの異物が介在しない清浄な雰囲気中
で第２図（ｃ）に示すように研磨面どうしを密着させて
接合する。この接合体は熱処理をしなくてもかなりの接
合強度が得られるが、200℃以上、好ましくは1000℃程
度で熱処理して接合強度を充分強固なものとする。こう
してn+型層22が埋め込まれ、素子分離層とコレクタ取出
し層が形成されたIC基板が得られる。この基板はそのま
ま用いてもよいが、必要に応じて第２図（ｄ）に示すよ
うに、研磨やエッチングにより厚みを調整し、その後第
２図（ｅ）に示すようにｐ型ベース層26,n+型エミッタ
層27を形成する。
こうして本実施例によれば、エピタキシャル基板を用い
ることなく、極めて簡単な工程で優れた素子特性をバイ
ポーラICが得られる。
ることなく、極めて簡単な工程で優れた素子特性をバイ
ポーラICが得られる。
上記実施例では、埋込み層が高濃度不純物層の場合を説
明したが、本発明はこれに限られるものではなく、導電
型や導電度が上記実施例とは異なる種々の埋込み層を必
要とする基板に適用して同様の効果が得られる。
明したが、本発明はこれに限られるものではなく、導電
型や導電度が上記実施例とは異なる種々の埋込み層を必
要とする基板に適用して同様の効果が得られる。
第１図はバイポーラICの一般的な構造を示す図、第２図
（ａ）〜（ｅ）は本発明の一実施例によるバイポーラIC
の製造工程を示す図である。 21……p+型Si基板（第１の半導体基板）、22……n+型拡
散層（埋込み層）、23……n-型Si基板（第２の半導体基
板）、24……n+型拡散層、25……p+型拡散層、26……ｐ
型ベース層、27……n+型エミッタ層。
（ａ）〜（ｅ）は本発明の一実施例によるバイポーラIC
の製造工程を示す図である。 21……p+型Si基板（第１の半導体基板）、22……n+型拡
散層（埋込み層）、23……n-型Si基板（第２の半導体基
板）、24……n+型拡散層、25……p+型拡散層、26……ｐ
型ベース層、27……n+型エミッタ層。
フロントページの続き (72)発明者 大和田 義明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭56−13773（ＪＰ，Ａ) 特公 昭46−8013（ＪＰ，Ｂ１) 特公 昭49−26455（ＪＰ，Ｂ１) 特公 昭39−17869（ＪＰ，Ｂ１) 特公 昭50−2357（ＪＰ，Ｂ１) 特公 昭50−13155（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】内部に埋込み層を有する半導体基板を製造
する方法であって、鏡面研磨された第１の半導体基板の
表面に選択的に拡散層を形成する工程と、鏡面研磨され
た第２の半導体基板を前記第１の半導体基板と研磨面ど
うしを対向させて清浄な雰囲気下で密着させて接合する
接合工程と、前記接合工程の後に加圧することなく加熱
することで接合強度を上昇する加熱工程とを備えたこと
を特徴とする半導体基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092443A JPH071791B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体基板の製造方法 |
| EP85300953A EP0161740B1 (en) | 1984-05-09 | 1985-02-13 | Method of manufacturing semiconductor substrate |
| DE8585300953T DE3583183D1 (de) | 1984-05-09 | 1985-02-13 | Verfahren zur herstellung eines halbleitersubstrates. |
| US06/701,516 US4638552A (en) | 1984-05-09 | 1985-02-14 | Method of manufacturing semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092443A JPH071791B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236243A JPS60236243A (ja) | 1985-11-25 |
| JPH071791B2 true JPH071791B2 (ja) | 1995-01-11 |
Family
ID=14054550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092443A Expired - Lifetime JPH071791B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071791B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128532A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH07107924B2 (ja) * | 1986-03-31 | 1995-11-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS6376485A (ja) * | 1986-09-19 | 1988-04-06 | Komatsu Ltd | 半導体装置の製造方法 |
| WO2020084782A1 (ja) * | 2018-10-26 | 2020-04-30 | ウルトラメモリ株式会社 | 半導体装置及びその製造方法 |
-
1984
- 1984-05-09 JP JP59092443A patent/JPH071791B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236243A (ja) | 1985-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |