JPH0284347U - - Google Patents
Info
- Publication number
- JPH0284347U JPH0284347U JP1988164104U JP16410488U JPH0284347U JP H0284347 U JPH0284347 U JP H0284347U JP 1988164104 U JP1988164104 U JP 1988164104U JP 16410488 U JP16410488 U JP 16410488U JP H0284347 U JPH0284347 U JP H0284347U
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bump
- printed board
- bumps
- superimposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
第１図は本考案の原理説明図、第２図は本考案
による一実施例の説明図で、ａは平面図、ｂはａ
のＡ―Ａ′断面図、ｃは基板に実装した時の要部
側面図、第３図のａ〜ｃは本考案のプリント板の
製造工程図、第４図は従来の説明図で、ａ，ｂは
側面断面図、を示す。 図において、１は第１のチツプ、２は第２のチ
ツプ、３は第１のバンプ、４は第２のバンプ、５
はプリント板、６はリードを示す。
による一実施例の説明図で、ａは平面図、ｂはａ
のＡ―Ａ′断面図、ｃは基板に実装した時の要部
側面図、第３図のａ〜ｃは本考案のプリント板の
製造工程図、第４図は従来の説明図で、ａ，ｂは
側面断面図、を示す。 図において、１は第１のチツプ、２は第２のチ
ツプ、３は第１のバンプ、４は第２のバンプ、５
はプリント板、６はリードを示す。
Claims (1)
- 【実用新案登録請求の範囲】 第１のバンプ３が形成された第１のチツプ１と
、第２のバンプ４が形成され、該第１のチツプ１
より外形の小さい第２のチツプ２と、パターン配
線を有する可撓性のプリント板５とを備え、 該第１のバンプ３と該第２のバンプ４とが同一
方向に配列されるよう該第１のチツプ１の中央部
に該第２のチツプ２が重ね合わせられると共に、 該プリント板５が該第２のチツプ２に重ね合わ
せられ、該第１と第２のバンプ３，４間の接続、
および、該第１と第２のバンプ３，４のそれぞれ
に入出力される信号の接続を行うリード６が該パ
ターン配線によつて形成されることを特徴とする
マルチチツプ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988164104U JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988164104U JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284347U true JPH0284347U (ja) | 1990-06-29 |
| JPH0719165Y2 JPH0719165Y2 (ja) | 1995-05-01 |
Family
ID=31449420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988164104U Expired - Lifetime JPH0719165Y2 (ja) | 1988-12-19 | 1988-12-19 | マルチチップ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719165Y2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013110442A (ja) * | 2013-03-11 | 2013-06-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
-
1988
- 1988-12-19 JP JP1988164104U patent/JPH0719165Y2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| JP2013110442A (ja) * | 2013-03-11 | 2013-06-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719165Y2 (ja) | 1995-05-01 |