JPH0719285B2

JPH0719285B2 - 変位パターン除去装置

Info

Publication number: JPH0719285B2
Application number: JP60248612A
Authority: JP
Inventors: 敦菊池; 徳一伊藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-06
Filing date: 1985-11-06
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPS62108374A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばビデオ画像処理において、動部分を除
去し、固定部分のみを抽出するための変位パターン除去
装置に関する。

〔発明の概要〕

本発明は変位パターン除去装置に関し、累積データと入
力データとの大小関係に応じて任意の係数を累積データ
に加算または減算し、この加算または減算されたデータ
を出力データとすると共に累積データとしてフィードバ
ックすることにより、簡単な構成で変位パターンを除去
し、さらにこの処理を連続で行えるようにするものであ
る。

〔従来の技術〕

例えば画像処理において、物体の動きの検出を行う場合
には、まず動物体を除去したいわゆる背景画像を得る必
要がある。その場合に従来の変位パターン除去装置で
は、時系列の複数のデータを保存しておき、それらのデ
ータの内で出現回数の多いものを固定パターン（背
景）、少ないものを変位パターン（動物体）として処理
を行っている。

しかしながらこの方法では、複数データを保存するため
の機構が必要であり、特に上述のような画像処理ではそ
のデータ量が膨大になって構成が極めて大規模になって
しまう。また逐時供給されるデータを連続処理する場合
にはデータが供給されるたびに出現回数の測定を繰り返
さなければならず、極めて高速の処理が必要で、実現が
困難であった。

ところで、本出願人は先に、ビデオ画像処理に適用でき
るディジタル信号処理装置（特開昭58−215813号公報参
照）を提案した。

すなわち第２図はその装置の概略を説明するもので、図
において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。

この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。

またこのVIM系（23）に、PVP系（25）から処理を行うデ
ィジタルデータのアドレス、書込制御、読出モード、デ
ータセレクト等の内側からVIM系（23）を制御する信号
が供給され、このアドレスのデータがPIP系（24）と相
互に転送されて処理が行われる。さらにPIP系（24）で
処理されたデータがVIM系（26）に供給され、このVIM系
（26）にPVP系（25）からのアドレス等が供給される。
これによって処理されたディジタルデータがVIM系（2
6）に書込まれる。

さらにこのVIM系（26）にもIOC系（22）からのアドレス
等が供給され、これによって読出されたディジタルデー
タがIOC系（22）に供給され、DA変換等により所定のア
ナログのビデオ信号に変換されて出力端子（28）に取出
される。

なおTC系（27）からは、各系（22）〜（26）に対してそ
れぞれモード、方式等の指定信号やクロック信号等が供
給される。

またIOC系（22）からPVP系（25）へ処理すべきフレーム
の開始信号が供給されると共に、PVP系（25）からIOC系
（22）へ処理の終了信号が供給される。

このようにして入力端子（21）に供給されたビデオ信号
がディジタル処理されて出力端子（28）に取出されるわ
けであるが、上述の装置によれば、処理に必要な機能を
それぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。

ところで上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。

すなわち第３図はPIP系（24）の具体的な構成を示し、
このPIP系（24）は実際には多数（例えば60個）の処理
プロセッサ部（30）が並列に設けられて形成されるが、
図ではその内の２個（30a）（30b）のみが示されてい
る。この図において、VIM系（23）または（26）からの
ディジタルデータは各プロセッサ部（30a）（30b）・・
・ごとに設けられた入力レジスタ（FRA）（31a）（31
b）・・・に供給されると共に、これらのレジスタはPVP
系（25）によってVIM系（23）（26）の読出アドレスに
合わせて制御され、各プロセッサ部ごとに必要な所定量
のデータが記憶される。

これらのレジスタ（31a）（31b）・・・に書込まれたデ
ータがそれぞれ演算部（32a）（33a），（32b）（33b）
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器及び係数メモリ、データメモリ共が
設けられ、制御部（34a）（34b）・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（23）（26）の書込アドレスに合わせて制
御され、演算結果がVIM系（23）（26）の所望部に書込
まれる。

そしてこの場合に、制御部（34a）（34b）・・・からの
制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。

本願発明者はこの点に着目したものである。

〔発明が解決しようとする問題点〕

上述した従来の技術では、データの保存のために大規模
な構成を必要とし、また連続処理を行うこともできない
などの問題点があった。

〔問題点を解決するための手段〕

本発明は、画像データの記憶手段（２）と、第１の係数
及び第２の係数を出力する係数記憶手段（４）と、入力
画像データ（FRA（31））と上記記憶手段の出力信号と
の大小関係を比較する比較手段（１）と、上記比較手段
の出力信号に基づいて、上記係数記憶手段から出力され
る第１の係数及び第２の係数のうち、上記記憶手段から
の出力信号の値より上記入力画像データの方が大きいと
きは上記第２の係数を出力し、上記入力画像データより
上記記憶手段からの出力信号の値の方が大きいときは上
記第１の係数を出力する選択手段（３）と、上記選択手
段の出力信号と上記記憶手段の出力信号とを加算し、上
記記憶手段に供給する加算手段（５）とを備え、上記第
１の係数と上記第２の係数とは、絶対値が互いに等し
く、かつ逆極性になるように選択されており、上記入力
画像データから変位パターンを除去した画像データが、
上記記憶手段から出力されるようになされていることを
特徴とする変位パターン除去装置である。

〔作用〕これによれば、供給されるデータを累積して変位パター
ンを除去するようにしているので、保存データは累積デ
ータのみでよく、構成が簡単になると共に連続処理も容
易に行うことができる。

〔実施例〕

第１図は、本願の装置を実現するためのPIP系（24）に
おける処理プロセッサ部（30）の機能ブロックを示す。

図において、FRA（31）からの入力データXnが比較器
（１）に供給されると共に、データメモリ（２）からの
累積データY_n-1が同じく比較器（１）に供給される。こ
の比較出力が選択器（３）に供給される。一方係数メモ
リ（４）からの係数Ａ及び−Ａが選択器（３）に供給さ
れる。そして上述の比較出力に従って、Y_n-1Xnのとき
−Ａ、Y_n-1＜XnのときＡの係数が出力されるように選択
が行なわれる。さらにこの選択器（３）からの信号が加
算器（５）に供給されると共にデータメモリ（２）から
の累積データY_n-1が加算器（５）に供給され、加算され
たデータがデータメモリ（２）に書込まれる。

従ってこの装置において、データメモリ（２）に新に書
込まれる加算データYnは、となり、このデータYnがさらに累積データとして比較器
（１）及び加算器（５）にフィールドバックされ、さら
にこれが繰り返される。これによって入力データXn中の
固定パターンのみが残され、変位パターンが除去され
る。そしてこのデータYnが出力データとしてVIM系（2
3）（26）へ供給される。

すなわち上述の装置において、入力データXnと累積デー
タY_n-1との間で不変（固定パターン）の部分は、累積ご
とに係数Ａの加減算を繰り返すのでその分階調が振動す
るが、例えば８ビット256階調に対して係数Ａの絶対値
を１〜２階調とすればこの振動はわずかであって、ほぼ
そのままの値で次の累積データYnとされる。これに対し
て変化（固定パターン−変位パターン）した部分は、累
積ごとに係数Ａの分階調が変化されて次の累積データYn
とされるがこの場合に階調の変化分は累積回数の充分に
多い固定パターンに対して変位パターンになっている期
間の累積回数分の階調が変化されるのみであり、上述の
ように係数Ａを小値とすることによりこの変化を小さく
することができ、これによってこの変位パターンを除去
することができる。

こうして変位パターンの除去が行われるわけであるが、
上述の装置によれば保存されるデータは累積データのみ
でよいので、構成は極めて簡単になる。なと上述の処理
プロセッサ部を60個設けた例では、処理を３原色独立に
行ったとして１つのプロセッサ部のデータ量は画像の20
分の１であり、極めて小規模のメモリで足りる。

また演算処理の内容が、比較、選択及び加算の比較的処
理時間の短いもののみであるので、演算処理速度が極め
て速く、これによって処理回数を増して収束時間を短縮
することができる。

さらに順次データを累積して処理を行っているので、デ
ータを連続処理する場合にも好適である。

なお係数A,−Ａの値は、絶対値を大きくすれば収束は早
くなるが変位パターンの残留が多くなり、逆に小さくす
ると変位パターンの残留は少ないが収束が遅くなる。そ
こで上述の装置において、例えば累積の回数を測定し、
それに応じて係数A,−Ａを、最初は絶対値を大きくし、
累積が進むに従って徐々に小さくするように制御しても
よい。

〔発明の効果〕

本発明によれば、供給されるデータを累積して変位パタ
ーンを除去するようにしているので、保存データは累積
データのみでよく、構成が簡単になると共に連続処理も
容易に行うことができるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図、第３図は従来
の技術の説明のための図である。（１）は比較器、（２）はデータメモリ、（３）は選択
器、（４）は係数メモリ、（５）は加算器である。

Claims

【特許請求の範囲】

【請求項１】画像データの記憶手段と、第１の係数及び第２の係数を出力する係数記憶手段と、入力画像データと上記記憶手段の出力信号との大小関係
を比較する比較手段と、上記比較手段の出力信号に基づいて、上記係数記憶手段
から出力される第１の係数及び第２の係数のうち、上記
記憶手段からの出力信号の値より上記入力画像データの
方が大きいときは上記第２の係数を出力し、上記入力画
像データより上記記憶手段からの出力信号の値の方が大
きいときは上記第１の係数を出力する選択手段と、上記選択手段の出力信号と上記記憶手段の出力信号とを
加算し、上記記憶手段に供給する加算手段とを備え、上記第１の係数と上記第２の係数とは、絶対値が互いに
等しく、かつ逆極性になるように選択されており、上記入力画像データから変位パターンを除去した画像デ
ータが、上記記憶手段から出力されるようになされてい
ることを特徴とする変位パターン除去装置。