JPH07201842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201842A JPH07201842A JP35186993A JP35186993A JPH07201842A JP H07201842 A JPH07201842 A JP H07201842A JP 35186993 A JP35186993 A JP 35186993A JP 35186993 A JP35186993 A JP 35186993A JP H07201842 A JPH07201842 A JP H07201842A
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Abstract
(57)【要約】
【目的】 フィールド酸化膜形成時に同時に、ウェハの
表面側のスクライブライン等にゲッタリング領域を形成
する。 【構成】 ＰＢＬＯＣＯＳ法によりフィールド酸化膜５
を形成する際、ゲッタリング領域９では、応力緩和用の
多結晶シリコン膜３を除去した状態でシリコン基板１を
選択酸化することにより、シリコン基板１にかかる応力
を大きくして、シリコン基板１内にゲッタリング源とな
る結晶欠陥７を多量に誘起する。
表面側のスクライブライン等にゲッタリング領域を形成
する。 【構成】 ＰＢＬＯＣＯＳ法によりフィールド酸化膜５
を形成する際、ゲッタリング領域９では、応力緩和用の
多結晶シリコン膜３を除去した状態でシリコン基板１を
選択酸化することにより、シリコン基板１にかかる応力
を大きくして、シリコン基板１内にゲッタリング源とな
る結晶欠陥７を多量に誘起する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、素子特性を劣化させる不純物及び結晶欠陥
を素子領域から排除するゲッタリング技術に関する。
関し、特に、素子特性を劣化させる不純物及び結晶欠陥
を素子領域から排除するゲッタリング技術に関する。
【０００２】
【従来の技術】半導体装置の製造工程において、デバイ
スの内部にＮａ、Ｋなどのアルカリ金属、ＦｅやＣｕな
どの重金属あるいは結晶欠陥が存在すると、素子特性の
劣化を引き起こすため、これらの不純物や結晶欠陥を高
温処理により素子領域外に偏析させて取り除くゲッタリ
ングという処理が行われている。
スの内部にＮａ、Ｋなどのアルカリ金属、ＦｅやＣｕな
どの重金属あるいは結晶欠陥が存在すると、素子特性の
劣化を引き起こすため、これらの不純物や結晶欠陥を高
温処理により素子領域外に偏析させて取り除くゲッタリ
ングという処理が行われている。
【０００３】ゲッタリング処理としては、基板内に存在
する酸素を利用するイントリンシックゲッタリングや例
えば半導体基板の裏面に歪層を形成しそこに不純物をト
ラップさせるようにしたエクストリンシックゲッタリン
グがある。
する酸素を利用するイントリンシックゲッタリングや例
えば半導体基板の裏面に歪層を形成しそこに不純物をト
ラップさせるようにしたエクストリンシックゲッタリン
グがある。
【０００４】
【発明が解決しようとする課題】しかしながら、イント
リンシックゲッタリングでは、基板内部に酸素析出欠陥
を形成するための工程が必要となることや、ウエハの反
りが発生しやすくなるという問題があった。
リンシックゲッタリングでは、基板内部に酸素析出欠陥
を形成するための工程が必要となることや、ウエハの反
りが発生しやすくなるという問題があった。
【０００５】また、半導体基板の裏面に歪層を形成する
方法では、半導体基板の裏面側をゲッタリング領域とし
て用いるため、基板表面側でのゲッタリング効果が小さ
いという問題があった。
方法では、半導体基板の裏面側をゲッタリング領域とし
て用いるため、基板表面側でのゲッタリング効果が小さ
いという問題があった。
【０００６】そこで、本発明の目的は、工程数をそれ程
増加させることなく半導体基板の表面側にゲッタリング
領域を形成できる半導体装置の製造方法を提供すること
である。
増加させることなく半導体基板の表面側にゲッタリング
領域を形成できる半導体装置の製造方法を提供すること
である。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、素子分離領
域とこの素子分離領域で囲まれた素子形成領域とからな
る素子領域及びこの素子領域の近傍部分を有する半導体
基板の上に多結晶シリコン膜を形成する工程と、上記多
結晶シリコン膜の上に窒化シリコン膜を形成する工程
と、上記素子領域の上の上記窒化シリコン膜を局部的に
エッチングして上記素子分離領域の上に第１の開口を形
成するとともに、上記素子領域の近傍部分の上の上記窒
化シリコン膜を局部的にエッチングしてその所定位置に
第２の開口を形成し、さらに、上記第２の開口を通じて
上記多結晶シリコン膜を局部的にエッチングして、上記
窒化シリコン膜の上記第２の開口に連続した第３の開口
を上記多結晶シリコン膜に形成する工程と、上記素子領
域において上記窒化シリコン膜の上記第１の開口を通じ
て上記多結晶シリコン膜及び上記半導体基板をそれぞれ
酸化すると同時に、上記素子領域の近傍部分において上
記窒化シリコン膜の上記第２の開口及び上記多結晶シリ
コン膜の上記第３の開口を通じて上記半導体基板の表面
を酸化する工程と、上記窒化シリコン膜及び上記多結晶
シリコン膜をそれぞれ除去する工程とを有する。
ために、本発明の半導体装置の製造方法は、素子分離領
域とこの素子分離領域で囲まれた素子形成領域とからな
る素子領域及びこの素子領域の近傍部分を有する半導体
基板の上に多結晶シリコン膜を形成する工程と、上記多
結晶シリコン膜の上に窒化シリコン膜を形成する工程
と、上記素子領域の上の上記窒化シリコン膜を局部的に
エッチングして上記素子分離領域の上に第１の開口を形
成するとともに、上記素子領域の近傍部分の上の上記窒
化シリコン膜を局部的にエッチングしてその所定位置に
第２の開口を形成し、さらに、上記第２の開口を通じて
上記多結晶シリコン膜を局部的にエッチングして、上記
窒化シリコン膜の上記第２の開口に連続した第３の開口
を上記多結晶シリコン膜に形成する工程と、上記素子領
域において上記窒化シリコン膜の上記第１の開口を通じ
て上記多結晶シリコン膜及び上記半導体基板をそれぞれ
酸化すると同時に、上記素子領域の近傍部分において上
記窒化シリコン膜の上記第２の開口及び上記多結晶シリ
コン膜の上記第３の開口を通じて上記半導体基板の表面
を酸化する工程と、上記窒化シリコン膜及び上記多結晶
シリコン膜をそれぞれ除去する工程とを有する。
【０００８】本発明の一態様では、上記半導体基板の上
に酸化シリコン膜を形成した後、上記多結晶シリコン膜
を形成する。
に酸化シリコン膜を形成した後、上記多結晶シリコン膜
を形成する。
【０００９】本発明の一態様では、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域及びこの素子領域の近傍部分を有する半導体基板の上
に多結晶シリコン膜を形成する工程と、上記素子領域の
近傍部分の上の上記多結晶シリコン膜を除去する工程
と、全面に窒化シリコン膜を形成する工程と、上記窒化
シリコン膜を局部的にエッチングして、上記素子分離領
域の上に第１の開口を形成するとともに、上記素子領域
の近傍部分の上の所定位置に第２の開口を形成する工程
と、上記素子領域において上記窒化シリコン膜の上記第
１の開口を通じて上記多結晶シリコン膜及び上記半導体
基板をそれぞれ酸化すると同時に、上記素子領域の近傍
部分において上記窒化シリコン膜の上記第２の開口を通
じて上記半導体基板の表面を酸化する工程と、上記窒化
シリコン膜及び上記多結晶シリコン膜をそれぞれ除去す
る工程とを有する。
素子分離領域で囲まれた素子形成領域とからなる素子領
域及びこの素子領域の近傍部分を有する半導体基板の上
に多結晶シリコン膜を形成する工程と、上記素子領域の
近傍部分の上の上記多結晶シリコン膜を除去する工程
と、全面に窒化シリコン膜を形成する工程と、上記窒化
シリコン膜を局部的にエッチングして、上記素子分離領
域の上に第１の開口を形成するとともに、上記素子領域
の近傍部分の上の所定位置に第２の開口を形成する工程
と、上記素子領域において上記窒化シリコン膜の上記第
１の開口を通じて上記多結晶シリコン膜及び上記半導体
基板をそれぞれ酸化すると同時に、上記素子領域の近傍
部分において上記窒化シリコン膜の上記第２の開口を通
じて上記半導体基板の表面を酸化する工程と、上記窒化
シリコン膜及び上記多結晶シリコン膜をそれぞれ除去す
る工程とを有する。
【００１０】
【作用】本発明においては、半導体基板と窒化シリコン
膜との間に応力緩和のための多結晶シリコン膜を介在さ
せたいわゆるポリシリバッファードＬＯＣＯＳ（ＰＢＬ
ＯＣＯＳ）法を実施する際、素子領域の近傍部分の多結
晶シリコン膜を局部的又は全体的に除去してその部分の
半導体基板を選択酸化することにより、素子領域の近傍
部分では半導体基板にかかる応力を大きくし、その部分
に多量の結晶欠陥を誘起して、ゲッタリング領域を形成
する。これにより、半導体基板の表面に素子分離領域と
ゲッタリング領域とを同時に形成することができ、しか
も、ゲッタリング領域を形成するための特別の工程が不
要で、従来のＰＢＬＯＣＯＳ法と殆ど変わらない工程数
で実現することができる。
膜との間に応力緩和のための多結晶シリコン膜を介在さ
せたいわゆるポリシリバッファードＬＯＣＯＳ（ＰＢＬ
ＯＣＯＳ）法を実施する際、素子領域の近傍部分の多結
晶シリコン膜を局部的又は全体的に除去してその部分の
半導体基板を選択酸化することにより、素子領域の近傍
部分では半導体基板にかかる応力を大きくし、その部分
に多量の結晶欠陥を誘起して、ゲッタリング領域を形成
する。これにより、半導体基板の表面に素子分離領域と
ゲッタリング領域とを同時に形成することができ、しか
も、ゲッタリング領域を形成するための特別の工程が不
要で、従来のＰＢＬＯＣＯＳ法と殆ど変わらない工程数
で実現することができる。
【００１１】また、ゲッタリング領域を半導体基板の表
面側の素子領域の近傍部分に形成するので、基板表面側
からの汚染等に対するゲッタリングの効果が大きい。
面側の素子領域の近傍部分に形成するので、基板表面側
からの汚染等に対するゲッタリングの効果が大きい。
【００１２】
【実施例】以下、本発明を実施例につき添付図面を参照
しながら説明する。
しながら説明する。
【００１３】図１は、本発明の第１実施例による素子分
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域８の部分を左側に、素子領域の近傍部分９、例えばス
クライブラインの部分を右側にそれぞれ示す。
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域８の部分を左側に、素子領域の近傍部分９、例えばス
クライブラインの部分を右側にそれぞれ示す。
【００１４】まず、図１（ａ）に示すように、水蒸気や
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板１上に２００〜４００Åの厚みの酸化シリコン膜２を
形成する。
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板１上に２００〜４００Åの厚みの酸化シリコン膜２を
形成する。
【００１５】次に、化学気相成長法により、５００〜１
０００Åの厚みの多結晶シリコン膜３を全面に形成す
る。
０００Åの厚みの多結晶シリコン膜３を全面に形成す
る。
【００１６】次に、化学気相成長法により、１５００Å
の厚みの窒化シリコン膜４を全面に形成する。
の厚みの窒化シリコン膜４を全面に形成する。
【００１７】次に、図１（ｂ）に示すように、フォトエ
ッチング技術により、素子領域８の窒化シリコン膜４に
開口１０を形成するとともに、素子領域近傍部分９の窒
化シリコン膜４に開口１１を形成する。さらに、素子領
域８の全体をフォトレジストで覆った後、素子領域近傍
部分９において、窒化シリコン膜４をマスクとしたエッ
チングを行い、多結晶シリコン膜３に開口１１に連続し
た開口を形成する。
ッチング技術により、素子領域８の窒化シリコン膜４に
開口１０を形成するとともに、素子領域近傍部分９の窒
化シリコン膜４に開口１１を形成する。さらに、素子領
域８の全体をフォトレジストで覆った後、素子領域近傍
部分９において、窒化シリコン膜４をマスクとしたエッ
チングを行い、多結晶シリコン膜３に開口１１に連続し
た開口を形成する。
【００１８】次に、図１（ｃ）に示すように、窒化シリ
コン膜４を耐酸化膜とした熱酸化を行い、素子領域８で
は、多結晶シリコン膜３及びシリコン基板１を選択酸化
して酸化シリコン膜５を形成するとともに、素子領域近
傍部分９では、シリコン基板１の表面部分を選択酸化し
て酸化シリコン膜６を形成する。熱酸化は、所望のフィ
ールド酸化膜厚を得られる条件で行う。本実施例では、
パイロ酸化で温度９００〜１０００℃で９０分とする。
コン膜４を耐酸化膜とした熱酸化を行い、素子領域８で
は、多結晶シリコン膜３及びシリコン基板１を選択酸化
して酸化シリコン膜５を形成するとともに、素子領域近
傍部分９では、シリコン基板１の表面部分を選択酸化し
て酸化シリコン膜６を形成する。熱酸化は、所望のフィ
ールド酸化膜厚を得られる条件で行う。本実施例では、
パイロ酸化で温度９００〜１０００℃で９０分とする。
【００１９】この時、素子領域８では、ＰＢＬＯＣＯＳ
法によるフィールド酸化膜である酸化シリコン膜５が形
成されるが、素子領域近傍部分９では、多結晶シリコン
膜３の開口部分のシリコン基板１を熱酸化するので、酸
化シリコン膜６の体積膨張時にシリコン基板１にかかる
応力が大きくなり、シリコン基板１内に比較的多量の結
晶欠陥７が誘起される。これらの結晶欠陥７は、重金属
などの不純物をトラップすることができるので、ゲッタ
リング源として用いることができる。
法によるフィールド酸化膜である酸化シリコン膜５が形
成されるが、素子領域近傍部分９では、多結晶シリコン
膜３の開口部分のシリコン基板１を熱酸化するので、酸
化シリコン膜６の体積膨張時にシリコン基板１にかかる
応力が大きくなり、シリコン基板１内に比較的多量の結
晶欠陥７が誘起される。これらの結晶欠陥７は、重金属
などの不純物をトラップすることができるので、ゲッタ
リング源として用いることができる。
【００２０】次に、図１（ｄ）に示すように、窒化シリ
コン膜４、多結晶シリコン膜３及び酸化シリコン膜２を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥７上の酸化シリコン膜６を全て除去してもよい。
コン膜４、多結晶シリコン膜３及び酸化シリコン膜２を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥７上の酸化シリコン膜６を全て除去してもよい。
【００２１】以上の工程により、ＰＢＬＯＣＯＳ法と同
様のフィールド酸化膜５と素子領域近傍部分のゲッタリ
ング領域とを同時に形成することができる。
様のフィールド酸化膜５と素子領域近傍部分のゲッタリ
ング領域とを同時に形成することができる。
【００２２】図２は、本発明の第２実施例による素子分
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域８の部分を左側に、素子領域の近傍部分９、例えばス
クライブラインの部分を右側にそれぞれ示す。
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域８の部分を左側に、素子領域の近傍部分９、例えばス
クライブラインの部分を右側にそれぞれ示す。
【００２３】まず、図２（ａ）に示すように、水蒸気や
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板１上に２００〜４００Åの厚みの酸化シリコン膜２を
形成する。
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板１上に２００〜４００Åの厚みの酸化シリコン膜２を
形成する。
【００２４】次に、化学気相成長法により、５００〜１
０００Åの厚みの多結晶シリコン膜３を全面に形成す
る。
０００Åの厚みの多結晶シリコン膜３を全面に形成す
る。
【００２５】次に、素子領域８の部分をレジストでマス
クし、素子領域近傍部分９の多結晶シリコン膜３を全て
エッチング除去する。
クし、素子領域近傍部分９の多結晶シリコン膜３を全て
エッチング除去する。
【００２６】次に、図２（ｂ）に示すように、化学気相
成長法により、１５００Åの厚みの窒化シリコン膜４を
全面に形成する。
成長法により、１５００Åの厚みの窒化シリコン膜４を
全面に形成する。
【００２７】次に、図２（ｃ）に示すように、フォトエ
ッチング技術により、素子領域８及び素子領域近傍部分
９の窒化シリコン膜４にそれぞれ開口１０、１１を形成
する。
ッチング技術により、素子領域８及び素子領域近傍部分
９の窒化シリコン膜４にそれぞれ開口１０、１１を形成
する。
【００２８】次に、図２（ｄ）に示すように、窒化シリ
コン膜４を耐酸化膜とした熱酸化を行い、素子領域８で
は、開口１０下の多結晶シリコン膜３及びシリコン基板
１を選択酸化して酸化シリコン膜５を形成するととも
に、素子領域近傍部分９では、開口１１下のシリコン基
板１の表面部分を選択酸化して酸化シリコン膜６を形成
する。熱酸化は、所望のフィールド酸化膜厚を得られる
条件で行う。本実施例では、パイロ酸化で温度９００〜
１０００℃で９０分とする。
コン膜４を耐酸化膜とした熱酸化を行い、素子領域８で
は、開口１０下の多結晶シリコン膜３及びシリコン基板
１を選択酸化して酸化シリコン膜５を形成するととも
に、素子領域近傍部分９では、開口１１下のシリコン基
板１の表面部分を選択酸化して酸化シリコン膜６を形成
する。熱酸化は、所望のフィールド酸化膜厚を得られる
条件で行う。本実施例では、パイロ酸化で温度９００〜
１０００℃で９０分とする。
【００２９】この時、素子領域８では、ＰＢＬＯＣＯＳ
法によるフィールド酸化膜である酸化シリコン膜５が形
成されるが、素子領域近傍部分９では、応力緩和のため
の多結晶シリコン膜３が存在しないので、酸化シリコン
膜６の体積膨張時にシリコン基板１にかかる応力が大き
くなり、シリコン基板１内に比較的多量の結晶欠陥７が
誘起される。これらの結晶欠陥７は、重金属などの不純
物をトラップすることができるので、ゲッタリング源と
して用いることができる。
法によるフィールド酸化膜である酸化シリコン膜５が形
成されるが、素子領域近傍部分９では、応力緩和のため
の多結晶シリコン膜３が存在しないので、酸化シリコン
膜６の体積膨張時にシリコン基板１にかかる応力が大き
くなり、シリコン基板１内に比較的多量の結晶欠陥７が
誘起される。これらの結晶欠陥７は、重金属などの不純
物をトラップすることができるので、ゲッタリング源と
して用いることができる。
【００３０】次に、図２（ｅ）に示すように、窒化シリ
コン膜４、多結晶シリコン膜３及び酸化シリコン膜２を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥７上の酸化シリコン膜６を全て除去してもよい。
コン膜４、多結晶シリコン膜３及び酸化シリコン膜２を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥７上の酸化シリコン膜６を全て除去してもよい。
【００３１】以上、本発明の実施例を説明したが、本発
明は上述した実施例に限定されるものではなく、上述し
た実施例は本発明の技術的思想に基づいて各種の有効な
変更ならびに応用が可能である。例えば、ゲッタリング
領域は、デバイスの素子領域近傍のゲッタリング源とし
て有効な領域で、デバイスの電気的特性に悪影響を及ぼ
さない領域を選べばよく、スクライブライン以外に、例
えば、チップの周辺部分に形成することもできる。ま
た、酸化シリコン膜２は、本来、ＰＢＬＯＣＯＳ法にお
いてシリコン基板１への応力を緩和するために設けられ
るものであり、従って、素子領域近傍部分９では、この
酸化シリコン膜２を除去若しくは予め形成せずに、多結
晶シリコン膜３又は窒化シリコン膜４を直接シリコン基
板１上に形成してもよい。
明は上述した実施例に限定されるものではなく、上述し
た実施例は本発明の技術的思想に基づいて各種の有効な
変更ならびに応用が可能である。例えば、ゲッタリング
領域は、デバイスの素子領域近傍のゲッタリング源とし
て有効な領域で、デバイスの電気的特性に悪影響を及ぼ
さない領域を選べばよく、スクライブライン以外に、例
えば、チップの周辺部分に形成することもできる。ま
た、酸化シリコン膜２は、本来、ＰＢＬＯＣＯＳ法にお
いてシリコン基板１への応力を緩和するために設けられ
るものであり、従って、素子領域近傍部分９では、この
酸化シリコン膜２を除去若しくは予め形成せずに、多結
晶シリコン膜３又は窒化シリコン膜４を直接シリコン基
板１上に形成してもよい。
【００３２】
【発明の効果】本発明によれば、ＰＢＬＯＣＳＯ法によ
り素子分離絶縁膜を形成すると同時に、半導体基板の表
面側の素子領域近傍部分にゲッタリング領域を形成する
ことができる。従って、従来の半導体装置の製造工程数
をそれ程増加させることなく、有効なゲッタリング領域
を形成することができる。
り素子分離絶縁膜を形成すると同時に、半導体基板の表
面側の素子領域近傍部分にゲッタリング領域を形成する
ことができる。従って、従来の半導体装置の製造工程数
をそれ程増加させることなく、有効なゲッタリング領域
を形成することができる。
【００３３】また、ゲッタリング領域を半導体基板の表
面側に形成するので、ゲッタリング領域を素子領域の近
傍部分に形成することができ、表面からの汚染などに対
するゲッタリング効果を大きくすることができる。
面側に形成するので、ゲッタリング領域を素子領域の近
傍部分に形成することができ、表面からの汚染などに対
するゲッタリング効果を大きくすることができる。
【００３４】この結果、半導体装置の性能と信頼性を向
上できるとともに、製造歩留りやスループットを向上さ
せることができる。
上できるとともに、製造歩留りやスループットを向上さ
せることができる。
【図１】本発明の第１実施例による素子分離領域及びゲ
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
【図２】本発明の第２実施例による素子分離領域及びゲ
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
１ シリコン基板 ２ 酸化シリコン膜 ３ 多結晶シリコン膜 ４ 窒化シリコン膜 ５ 酸化シリコン膜（フィールド酸化膜） ６ 酸化シリコン膜（ゲッタリング領域） ７ 結晶欠陥 ８ 素子領域 ９ 素子領域近傍部分 １０、１１ 開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/301 Ｈ０１Ｌ 21/78 Ｌ
Claims (3)
- 【請求項１】 素子分離領域とこの素子分離領域で囲ま
れた素子形成領域とからなる素子領域及びこの素子領域
の近傍部分を有する半導体基板の上に多結晶シリコン膜
を形成する工程と、 上記多結晶シリコン膜の上に窒化シリコン膜を形成する
工程と、 上記素子領域の上の上記窒化シリコン膜を局部的にエッ
チングして上記素子分離領域の上に第１の開口を形成す
るとともに、上記素子領域の近傍部分の上の上記窒化シ
リコン膜を局部的にエッチングしてその所定位置に第２
の開口を形成し、さらに、上記第２の開口を通じて上記
多結晶シリコン膜を局部的にエッチングして、上記窒化
シリコン膜の上記第２の開口に連続した第３の開口を上
記多結晶シリコン膜に形成する工程と、 上記素子領域において上記窒化シリコン膜の上記第１の
開口を通じて上記多結晶シリコン膜及び上記半導体基板
をそれぞれ酸化すると同時に、上記素子領域の近傍部分
において上記窒化シリコン膜の上記第２の開口及び上記
多結晶シリコン膜の上記第３の開口を通じて上記半導体
基板の表面を酸化する工程と、 上記窒化シリコン膜及び上記多結晶シリコン膜をそれぞ
れ除去する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 上記半導体基板の上に酸化シリコン膜を
形成した後、上記多結晶シリコン膜を形成することを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 素子分離領域とこの素子分離領域で囲ま
れた素子形成領域とからなる素子領域及びこの素子領域
の近傍部分を有する半導体基板の上に多結晶シリコン膜
を形成する工程と、 上記素子領域の近傍部分の上の上記多結晶シリコン膜を
除去する工程と、 全面に窒化シリコン膜を形成する工程と、 上記窒化シリコン膜を局部的にエッチングして、上記素
子分離領域の上に第１の開口を形成するとともに、上記
素子領域の近傍部分の上の所定位置に第２の開口を形成
する工程と、 上記素子領域において上記窒化シリコン膜の上記第１の
開口を通じて上記多結晶シリコン膜及び上記半導体基板
をそれぞれ酸化すると同時に、上記素子領域の近傍部分
において上記窒化シリコン膜の上記第２の開口を通じて
上記半導体基板の表面を酸化する工程と、 上記窒化シリコン膜及び上記多結晶シリコン膜をそれぞ
れ除去する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35186993A JPH07201842A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35186993A JPH07201842A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201842A true JPH07201842A (ja) | 1995-08-04 |
Family
ID=18420174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35186993A Withdrawn JPH07201842A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228931A (ja) * | 2004-02-13 | 2005-08-25 | Denso Corp | 半導体装置及びその製造方法 |
| US7232742B1 (en) * | 1999-11-26 | 2007-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film |
| WO2013046377A1 (ja) * | 2011-09-28 | 2013-04-04 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-12-28 JP JP35186993A patent/JPH07201842A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7232742B1 (en) * | 1999-11-26 | 2007-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film |
| JP2005228931A (ja) * | 2004-02-13 | 2005-08-25 | Denso Corp | 半導体装置及びその製造方法 |
| WO2013046377A1 (ja) * | 2011-09-28 | 2013-04-04 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| US8659052B2 (en) | 2011-09-28 | 2014-02-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JPWO2013046377A1 (ja) * | 2011-09-28 | 2015-03-26 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
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