JPH07201866A - バンプを備えた半導体装置およびその製造方法 - Google Patents
バンプを備えた半導体装置およびその製造方法Info
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- JPH07201866A JPH07201866A JP5350763A JP35076393A JPH07201866A JP H07201866 A JPH07201866 A JP H07201866A JP 5350763 A JP5350763 A JP 5350763A JP 35076393 A JP35076393 A JP 35076393A JP H07201866 A JPH07201866 A JP H07201866A
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- Japan
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- pad
- semiconductor device
- metal layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置（ＩＣチップ）のパッドの表面に
プローブを圧接させてテストを行った際にパッドの表面
にプローブ跡が残るが、このプローブ跡に起因する不都
合を完全に解決する。 【構成】 パッド２はバンプ形成領域２ａとテスト用接
触領域２ｂとからなっている。そして、テスト用接触領
域２ａのパッド２の表面にプローブ跡８が生じても、バ
ンプ形成領域２ａのパッド２上に下地金属層６を均一な
厚さで形成することができ、したがってプローブ跡８に
起因する不都合を完全に解決することができる。
プローブを圧接させてテストを行った際にパッドの表面
にプローブ跡が残るが、このプローブ跡に起因する不都
合を完全に解決する。 【構成】 パッド２はバンプ形成領域２ａとテスト用接
触領域２ｂとからなっている。そして、テスト用接触領
域２ａのパッド２の表面にプローブ跡８が生じても、バ
ンプ形成領域２ａのパッド２上に下地金属層６を均一な
厚さで形成することができ、したがってプローブ跡８に
起因する不都合を完全に解決することができる。
Description
【０００１】
【産業上の利用分野】この発明はバンプを備えた半導体
装置およびその製造方法に関する。
装置およびその製造方法に関する。
【０００２】
【従来の技術】例えばＴＡＢ方式と呼ばれる半導体装置
（ＩＣチップ）の実装技術では、半導体装置をＴＡＢテ
ープ上に搭載している。この場合、半導体装置に設けら
れたバンプをＴＡＢテープのフィンガリード（インナリ
ード）に金すず共晶法や金金熱圧着法等によるボンディ
ングによって接続している。
（ＩＣチップ）の実装技術では、半導体装置をＴＡＢテ
ープ上に搭載している。この場合、半導体装置に設けら
れたバンプをＴＡＢテープのフィンガリード（インナリ
ード）に金すず共晶法や金金熱圧着法等によるボンディ
ングによって接続している。
【０００３】図２（Ａ）および（Ｂ）は従来のこのよう
な半導体装置の一部を示したものである。この半導体装
置はシリコンウエハ（半導体装置本体）１を備えてい
る。シリコンウエハ１の上面にはほぼ正方形状のパッド
２およびこのパッド２から引き出された引出線３等を含
む配線がＡｌによって形成されている。この配線を含む
シリコンウエハ１の上面全体には窒化シリコン等からな
るパッシベーション膜４が形成されている。この場合、
パッド２のほぼ全域に対応する部分におけるパッシベー
ション膜４にはエッチングによりほぼ正方形状の開口部
５が形成され、この開口部５を介してパッド２の一部が
露出されている。この露出部分におけるパッド２の上面
およびその周囲のパッシベーション膜４の上面には下地
金属層６を介してＡｕからなるバンプ７が形成されてい
る。下地金属層６は接着層６ａ、バリア層６ｂおよび表
面層６ｃからなっている。このうちバリア層６ｂは、Ａ
ｌからなるバッド２とＡｕからなるバンプ７との直接接
触により金属間化合物が形成されるのを阻止するための
もので、Ｐｄ、Ｃｕ等からなっている。接着層６ａは、
Ａｌからなるバッド２およびＰｄ、Ｃｕ等からなるバリ
ア層６ｂと密着性の良い材質であるＴｉ、Ｃｒ、Ｔｉ
Ｗ、Ｎｉ等からなっている。表面層６ｃは、Ａｕからな
るバンプ７の密着性をより一層高めるためのもので、バ
ンプ７と同じＡｕからなっている。
な半導体装置の一部を示したものである。この半導体装
置はシリコンウエハ（半導体装置本体）１を備えてい
る。シリコンウエハ１の上面にはほぼ正方形状のパッド
２およびこのパッド２から引き出された引出線３等を含
む配線がＡｌによって形成されている。この配線を含む
シリコンウエハ１の上面全体には窒化シリコン等からな
るパッシベーション膜４が形成されている。この場合、
パッド２のほぼ全域に対応する部分におけるパッシベー
ション膜４にはエッチングによりほぼ正方形状の開口部
５が形成され、この開口部５を介してパッド２の一部が
露出されている。この露出部分におけるパッド２の上面
およびその周囲のパッシベーション膜４の上面には下地
金属層６を介してＡｕからなるバンプ７が形成されてい
る。下地金属層６は接着層６ａ、バリア層６ｂおよび表
面層６ｃからなっている。このうちバリア層６ｂは、Ａ
ｌからなるバッド２とＡｕからなるバンプ７との直接接
触により金属間化合物が形成されるのを阻止するための
もので、Ｐｄ、Ｃｕ等からなっている。接着層６ａは、
Ａｌからなるバッド２およびＰｄ、Ｃｕ等からなるバリ
ア層６ｂと密着性の良い材質であるＴｉ、Ｃｒ、Ｔｉ
Ｗ、Ｎｉ等からなっている。表面層６ｃは、Ａｕからな
るバンプ７の密着性をより一層高めるためのもので、バ
ンプ７と同じＡｕからなっている。
【０００４】ところで、このような半導体装置では、シ
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、プローブを用いた動作テ
ストを行うことがある。この場合、図示していないが、
板バネ状の針からなるプローブをパッド２の表面に圧接
させている。しかるに、プローブの材質としては一般に
耐摩耗性の高いタングステンが用いられているので、例
えば図３に示すように、比較的軟らかいＡｌからなるパ
ッド２の表面に幅２０〜３０μｍ程度、長さ４０〜６０
μｍ程度のプローブ跡８が残る。このプローブ跡８は、
例えば図４に示すように、盛り上がり、最大１μｍ程度
にも達することがある。
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、プローブを用いた動作テ
ストを行うことがある。この場合、図示していないが、
板バネ状の針からなるプローブをパッド２の表面に圧接
させている。しかるに、プローブの材質としては一般に
耐摩耗性の高いタングステンが用いられているので、例
えば図３に示すように、比較的軟らかいＡｌからなるパ
ッド２の表面に幅２０〜３０μｍ程度、長さ４０〜６０
μｍ程度のプローブ跡８が残る。このプローブ跡８は、
例えば図４に示すように、盛り上がり、最大１μｍ程度
にも達することがある。
【０００５】そして、このようなプローブ跡８を有する
パッド２の表面に下地金属層６をスパッタや真空蒸着等
の薄膜形成技術により形成すると、ステップカバレッジ
の良いスパッタの場合でも、下地金属層６を均一に形成
することができず、下地金属層６本来の効果が薄れるこ
とになる。すなわち、図４に示すように、プローブ跡８
の周囲には下地金属層６が形成されず、その上に形成さ
れたＡｕからなるバンプ７がＡｌからなるパッド２と直
接接触し、ＡｕがＡｌ中へＡｌがＡｕ中へと相互拡散が
生じ、特にバッド２を形成しているＡｌがＡｕに食われ
てしまい、プローブ跡８の周囲にはＡｌとＡｕとの金属
間化合物が形成される。この金属間化合物は硬くてもろ
いので、バンプ７の初期強度が低下し、またバリア効果
（Ａｕ、Ａｌ拡散防止効果）がほとんどないので、特に
耐熱性が弱くなってしまうことになる。そこで、従来で
は、このようなプローブ跡８に起因する不都合を解決す
るために、下地金属層６の厚さを厚くしている。
パッド２の表面に下地金属層６をスパッタや真空蒸着等
の薄膜形成技術により形成すると、ステップカバレッジ
の良いスパッタの場合でも、下地金属層６を均一に形成
することができず、下地金属層６本来の効果が薄れるこ
とになる。すなわち、図４に示すように、プローブ跡８
の周囲には下地金属層６が形成されず、その上に形成さ
れたＡｕからなるバンプ７がＡｌからなるパッド２と直
接接触し、ＡｕがＡｌ中へＡｌがＡｕ中へと相互拡散が
生じ、特にバッド２を形成しているＡｌがＡｕに食われ
てしまい、プローブ跡８の周囲にはＡｌとＡｕとの金属
間化合物が形成される。この金属間化合物は硬くてもろ
いので、バンプ７の初期強度が低下し、またバリア効果
（Ａｕ、Ａｌ拡散防止効果）がほとんどないので、特に
耐熱性が弱くなってしまうことになる。そこで、従来で
は、このようなプローブ跡８に起因する不都合を解決す
るために、下地金属層６の厚さを厚くしている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置では、下地金属層６の厚さを厚く
しているだけであるので、プローブ跡８に起因する不都
合を完全に解決することができないばかりか、下地金属
層６の形成に時間がかかって生産性が低下し、また下地
金属層６の内部応力が増加してしまうという問題があっ
た。この発明の目的は、下地金属層の厚さを厚くするこ
となく、プローブ跡に起因する不都合を完全に解決する
ことのできるバンプを備えた半導体装置およびその製造
方法を提供することにある。
このような半導体装置では、下地金属層６の厚さを厚く
しているだけであるので、プローブ跡８に起因する不都
合を完全に解決することができないばかりか、下地金属
層６の形成に時間がかかって生産性が低下し、また下地
金属層６の内部応力が増加してしまうという問題があっ
た。この発明の目的は、下地金属層の厚さを厚くするこ
となく、プローブ跡に起因する不都合を完全に解決する
ことのできるバンプを備えた半導体装置およびその製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】この発明は、パッドをバ
ンプ形成領域とテスト用接触領域とによって構成するよ
うにしたものである。
ンプ形成領域とテスト用接触領域とによって構成するよ
うにしたものである。
【０００８】
【作用】この発明によれば、テスト用接触領域のパッド
の表面にプローブ跡が生じても、バンプ形成領域のパッ
ド上に下地金属層を均一な厚さで形成することができ、
したがって下地金属層の厚さを厚くすることなく、プロ
ーブ跡に起因する不都合を完全に解決することができ
る。
の表面にプローブ跡が生じても、バンプ形成領域のパッ
ド上に下地金属層を均一な厚さで形成することができ、
したがって下地金属層の厚さを厚くすることなく、プロ
ーブ跡に起因する不都合を完全に解決することができ
る。
【０００９】
【実施例】図１（Ａ）および（Ｂ）はこの発明の一実施
例における半導体装置の要部を示したものである。これ
らの図において、図２（Ａ）および（Ｂ）と同一名称部
分には同一の符号を付し、その説明を適宜省略する。こ
の半導体装置では、シリコンウエハ１の上面に長方形状
のパッド２およびこのパッド２から引き出された引出線
３等を含む配線がＡｌによって形成されている。長方形
状のパッド２の所定の半分はバンプ形成領域２ａとさ
れ、残りの半分はテスト用接触領域２ｂとされている。
配線を含むシリコンウエハ１の上面全体には窒化シリコ
ン等からなるパッシベーション膜４が形成されている。
この場合、パッド２のほぼ全域に対応する部分における
パッシベーション膜４にはエッチングにより長方形状の
開口部５が形成され、この開口部５を介してパッド２の
一部が露出されている。さらに、後述するテストの実施
後には、この露出されたパッド２およびパッシベーショ
ン膜４の上面全体にポリイミド等の耐熱性有機膜からな
る絶縁膜９がスピン塗布法により厚さ１〜３μｍ程度に
形成されている。この場合、パッド２のバンプ形成領域
２ａのほぼ全域に対応する部分における絶縁膜９にはエ
ッチングによりほぼ正方形状の開口部１０が形成され、
この開口部１０を介してパッド２のバンプ形成領域２ａ
の一部が露出されている。この露出部分におけるパッド
２のバンプ形成領域２ａの上面およびその周囲の絶縁膜
９の上面には、接着層６ａ、バリア層６ｂおよび表面層
６ｃからなる下地金属層６を介してＡｕからなるバンプ
７が形成されている。
例における半導体装置の要部を示したものである。これ
らの図において、図２（Ａ）および（Ｂ）と同一名称部
分には同一の符号を付し、その説明を適宜省略する。こ
の半導体装置では、シリコンウエハ１の上面に長方形状
のパッド２およびこのパッド２から引き出された引出線
３等を含む配線がＡｌによって形成されている。長方形
状のパッド２の所定の半分はバンプ形成領域２ａとさ
れ、残りの半分はテスト用接触領域２ｂとされている。
配線を含むシリコンウエハ１の上面全体には窒化シリコ
ン等からなるパッシベーション膜４が形成されている。
この場合、パッド２のほぼ全域に対応する部分における
パッシベーション膜４にはエッチングにより長方形状の
開口部５が形成され、この開口部５を介してパッド２の
一部が露出されている。さらに、後述するテストの実施
後には、この露出されたパッド２およびパッシベーショ
ン膜４の上面全体にポリイミド等の耐熱性有機膜からな
る絶縁膜９がスピン塗布法により厚さ１〜３μｍ程度に
形成されている。この場合、パッド２のバンプ形成領域
２ａのほぼ全域に対応する部分における絶縁膜９にはエ
ッチングによりほぼ正方形状の開口部１０が形成され、
この開口部１０を介してパッド２のバンプ形成領域２ａ
の一部が露出されている。この露出部分におけるパッド
２のバンプ形成領域２ａの上面およびその周囲の絶縁膜
９の上面には、接着層６ａ、バリア層６ｂおよび表面層
６ｃからなる下地金属層６を介してＡｕからなるバンプ
７が形成されている。
【００１０】ところで、この半導体装置においてプロー
ブを用いたテストを行う場合、従来の場合と同様に、シ
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、板バネ状の針からなるプ
ローブ（図示せず）をパッド２のテスト用接触領域２ｂ
の表面に圧接させることになる。この結果、パッド２の
テスト用接触領域２ｂの表面には幅２０〜３０μｍ程
度、長さ４０〜６０μｍ程度のプローブ跡８が残ること
になる。このプローブ跡８は、図１（Ｂ）に示すよう
に、盛り上がり、最大１μｍ程度にも達することがあ
る。
ブを用いたテストを行う場合、従来の場合と同様に、シ
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、板バネ状の針からなるプ
ローブ（図示せず）をパッド２のテスト用接触領域２ｂ
の表面に圧接させることになる。この結果、パッド２の
テスト用接触領域２ｂの表面には幅２０〜３０μｍ程
度、長さ４０〜６０μｍ程度のプローブ跡８が残ること
になる。このプローブ跡８は、図１（Ｂ）に示すよう
に、盛り上がり、最大１μｍ程度にも達することがあ
る。
【００１１】しかるに、この半導体装置では、パッド２
のバンプ形成領域２ａの上面およびその周囲の絶縁膜９
の上面に下地金属層６を介してバンプ７を形成している
ので、パッド２のテスト用接触領域２ｂの表面にプロー
ブ跡８が生じても、パッド２のバンプ形成領域２ａ上に
下地金属層６を均一な厚さで形成することができ、した
がって下地金属層６の厚さを厚くすることなく、プロー
ブ跡８に起因する不都合を完全に解決することができ
る。下地金属層６の厚さは、一例として、Ｔｉ、Ｃｒ、
ＴｉＷ、Ｎｉ等からなる接着層６ａの厚さを２００〜２
０００Å程度、Ｐｄ、Ｃｕ等からなるバリア層６ｂの厚
さを２０００〜４０００Å程度、Ａｕからなる表面層６
ｃの厚さを５００〜１０００Å程度とすることができ
る。また、この半導体装置の表面にポリイミド等の耐熱
性有機膜からなる絶縁膜９をスピン塗布法により厚さ１
〜３μｍ程度に形成しているので、該表面を平坦化する
ことができ、この結果下地金属層６のステップカバレッ
ジが向上し、ひいてはバンプ７の高さ精度を向上するこ
とができる。
のバンプ形成領域２ａの上面およびその周囲の絶縁膜９
の上面に下地金属層６を介してバンプ７を形成している
ので、パッド２のテスト用接触領域２ｂの表面にプロー
ブ跡８が生じても、パッド２のバンプ形成領域２ａ上に
下地金属層６を均一な厚さで形成することができ、した
がって下地金属層６の厚さを厚くすることなく、プロー
ブ跡８に起因する不都合を完全に解決することができ
る。下地金属層６の厚さは、一例として、Ｔｉ、Ｃｒ、
ＴｉＷ、Ｎｉ等からなる接着層６ａの厚さを２００〜２
０００Å程度、Ｐｄ、Ｃｕ等からなるバリア層６ｂの厚
さを２０００〜４０００Å程度、Ａｕからなる表面層６
ｃの厚さを５００〜１０００Å程度とすることができ
る。また、この半導体装置の表面にポリイミド等の耐熱
性有機膜からなる絶縁膜９をスピン塗布法により厚さ１
〜３μｍ程度に形成しているので、該表面を平坦化する
ことができ、この結果下地金属層６のステップカバレッ
ジが向上し、ひいてはバンプ７の高さ精度を向上するこ
とができる。
【００１２】
【発明の効果】以上説明したように、この発明によれ
ば、テスト用接触領域のパッドの表面にプローブ跡が生
じても、バンプ形成領域のパッド上に下地金属層を均一
な厚さで形成することができるので、下地金属層の厚さ
を厚くすることなく、プローブ跡に起因する不都合を完
全に解決することができる。
ば、テスト用接触領域のパッドの表面にプローブ跡が生
じても、バンプ形成領域のパッド上に下地金属層を均一
な厚さで形成することができるので、下地金属層の厚さ
を厚くすることなく、プローブ跡に起因する不都合を完
全に解決することができる。
【図１】（Ａ）はこの発明の一実施例における半導体装
置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面
図。
置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面
図。
【図２】（Ａ）は従来の半導体装置の一部の平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図３】この従来の半導体装置においてプローブによる
テストを行った後の状態の平面図。
テストを行った後の状態の平面図。
【図４】この従来の半導体装置においてプローブ跡に起
因する不都合を説明するために示す断面図。
因する不都合を説明するために示す断面図。
１ シリコンウエハ（半導体装置本体） ２ パッド ２ａ バンプ形成領域 ２ｂ テスト用接触領域 ６ 下地金属層 ７ バンプ ８ プローブ跡 ９ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 バンプ形成領域とテスト用接触領域とを
有するパッドを備え、前記バンプ形成領域上に下地金属
層を介してバンプを形成したことを特徴とするバンプを
備えた半導体装置。 - 【請求項２】 バンプ形成領域とテスト用接触領域とを
有するパッドを半導体装置本体上に形成し、前記バンプ
形成領域の少なくとも一部を除く上面全体に絶縁膜を形
成し、前記バンプ形成領域上に下地金属層を介してバン
プを形成することを特徴とするバンプを備えた半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350763A JPH07201866A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350763A JPH07201866A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201866A true JPH07201866A (ja) | 1995-08-04 |
Family
ID=18412705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350763A Pending JPH07201866A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201866A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093184A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2005136246A (ja) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR100773801B1 (ko) * | 2005-06-17 | 2007-11-07 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010153750A (ja) * | 2008-12-26 | 2010-07-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011003911A (ja) * | 2010-07-22 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
-
1993
- 1993-12-31 JP JP5350763A patent/JPH07201866A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093184A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 半導体装置及びその製造方法 |
| CN100426481C (zh) * | 2003-04-15 | 2008-10-15 | 富士通株式会社 | 半导体装置及其制造方法 |
| US7741713B2 (en) | 2003-04-15 | 2010-06-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8735275B2 (en) | 2003-04-15 | 2014-05-27 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US9331035B2 (en) | 2003-04-15 | 2016-05-03 | Socionext Inc. | Semiconductor device and method of manufacturing the same |
| JP2005136246A (ja) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7901958B2 (en) | 2003-10-31 | 2011-03-08 | Renesas Electronics Corporation | Fabrication method of semiconductor integrated circuit device |
| KR100773801B1 (ko) * | 2005-06-17 | 2007-11-07 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
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| JP2011003911A (ja) * | 2010-07-22 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
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