JPH07202015A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07202015A JP6313519A JP31351994A JPH07202015A JP H07202015 A JPH07202015 A JP H07202015A JP 6313519 A JP6313519 A JP 6313519A JP 31351994 A JP31351994 A JP 31351994A JP H07202015 A JPH07202015 A JP H07202015A
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Abstract

(57)【要約】 【目的】 製造が容易で生産性の高い半導体装置および
その製造方法を提供する。 【構成】 第１導電型領域であるＮ型領域２０３の上部
にコンタクトマージンを確保する接続パッド層２０５が
形成される。第２導電型領域であるＰ型領域２０４の上
部には接続パッド層は形成されず、層間絶縁層２０６の
開口部から電極２０７が直接接続される。製造方法とし
ては、半導体基板２０１の全面に絶縁層を形成し、マス
クパターンにより露出された第１導電型領域の絶縁層を
異方性食刻し、後続する第１導電型不純物注入工程では
残存する絶縁層を不純物注入防止マスクとする。接続パ
ッド層となる物質層は不純物注入前に形成し、不純物注
入後にパタニングする。第２導電型領域には別途絶縁層
を形成し、第２導電型領域を露出させるマスクパターン
を用いて選択的に異方性食刻し、残存する絶縁層または
第２導電型領域を露出させるマスクパターンを不純物注
入防止マスクとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特にＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタをともに含むダイナミックランダムアク
セスメモリ（ＤＲＡＭ；dynamic random access memor
y）を簡単に製造する方法およびそのための構造に関す
る。
【０００２】
【従来の技術】ＤＲＡＭは一般的に多数のＮＭＯＳトラ
ンジスタおよびそれに対応されるキャパシタを含むセル
アレイ部とこれを駆動するための周辺回路部より構成さ
れ、周辺回路部は通常多数のＣＭＯＳトランジスタから
構成される。ところが、素子の高集積化が進行されるに
つれてメモリセル間の間隔が狭くなり、このためソース
／ドレイン領域を露出させるためのコンタクトホールが
次第に小さくなりコンタクトマージンが減少するという
問題がある。
【０００３】この問題を改善するために、セルアレイに
含まれる多数のＮＭＯＳトランジスタのソース／ドレイ
ン領域の上部に接続パッド層を形成する技術が提案され
ている。しかしながら、セルアレイに含まれるＮＭＯＳ
トランジスタの上部にのみ接続パッド層を形成する場合
には、接続パッド層を形成する工程時セルアレイ部と周
辺回路部を形成する工程を分離させるべきなので、使用
するマスクパターンの数が増大するという短所があっ
た。
【０００４】さらに、セルアレイ部においてだけでなく
周辺回路部でも素子の高集積化によって素子が形成され
る単位面積が小さくなり、面積をさらに効率的に利用す
るための努力が要求されている。それで、周辺回路部に
含まれるトランジスタのソース／ドレイン領域の上部に
もコンタクトマージンを増加させるための接続パッド層
を形成させる技術が提案されている。
【０００５】ＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジタを含み、全てのソース／ドレイン領域の上部にコ
ンタクトマージンを確保するための接続パッド層が形成
されている従来の半導体装置を図１に示す。図１に示す
ように、半導体基板１００の上部には選択的にＰウェル
１０１およびＮウェル１０２が形成されている。Ｐウェ
ル１０１には素子分離領域とアクティブ領域を限定する
ために選択的にフィールド酸化膜（field oxide ）のよ
うな素子分離層１０３が形成されている。Ｐウェル１０
１のアクティブ領域にはチャネル形成のために、互いに
一定した間隔をおいてｎ+ ソース／ドレイン領域１０
５、１０６がそれぞれ形成されており、チャネルの上部
にはゲート絶縁膜１１５が形成されている。ゲート絶縁
膜１１５の上部にはゲート電極１１０が形成されてい
る。ゲート電極１１０は上部にキャップ絶縁層１１２が
形成されており、その側壁（sidewall）にはスペーサ絶
縁層１０９ａが形成されている。ｎ+ ソース／ドレイン
領域１０５、１０６の上部には接続パッド層１１１ａが
それぞれ形成されている。接続パット層１１１ａは、前
記のようにコンタクトマージン（contact margin) を増
加させるためのものであって、一端がキャップ絶縁層１
１２の上部まで延長されており、他端が素子分離層１０
３の上部まで延長されている。各接続パッド層１１１ａ
は互いに分離して形成され電気的に絶縁され、キャップ
絶縁層１１２およびスペーサ絶縁層１０９ａによってゲ
ート電極１１０と電気的に絶縁されている。
【０００６】Ｎウェル１０２においても、Ｐウェル１０
１における場合と類似して、選択的に素子分離層１０３
が形成されアクティブ領域と素子分離領域を限定してい
る。アクティブ領域には、チャネルを形成するために一
定間隔をおいてｐ+ ソース／ドレイン領域１０７、１０
８が形成されており、チャネルの上部にはゲート絶縁膜
１１５、ゲート電極１１０およびキャップ絶縁層１１２
が順次に形成されており、ゲート電極の側壁にはスペー
サ絶縁層１０９ｂが形成されている。ｐ+ ソース／ドレ
イン領域１０７、１０８の上部には接続パッド層１１１
ｂがそれぞれ形成されている。
【０００７】ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタの上部には各接続パッド層１１１ａ、１１１ｂ
を露出させる多数の開口部を有する層間絶縁層１１３が
形成されており、各接続パッド層１１１ａ、１１１ｂに
接続される多数の電極１１４が形成されている。例え
ば、多数のＮＭＯＳトランジスタから構成されるセルア
レイ部を有するＤＲＡＭにおいて、前記電極はビットラ
インまたはワードラインに対応する。
【０００８】上記構造の従来の半導体装置は、以下のよ
うな利点を有する。 （１）ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのソース／ドレイン領域を含む全てのアクティブ領域
に接続パッド層を形成することにより、コンタクト形成
部位のデザインルールを緩和させることができる。 （２）ＤＲＡＭ回路の場合、ＮＭＯＳトランジスタのみ
を含むセルアレイのみならず、ＮＭＯＳトランジスタお
よびＰＭＯＳトランジスタをともに含む周辺（peripher
y ）回路部にも接続パッド層が形成されるので、段差が
減少する。
【０００９】（３）接続パッド層の導入によりアクティ
ブ領域を減少させうるので、素子の動作速度を増加させ
ることができる。しかしながら、以上のような長所にも
かかわらず、前記のような構造を製造するためには、Ｐ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれ
ぞれに対して全て接続パッド層を形成しなければならな
いので、使用するマスクパターンの増加を避けられない
という短所がある。
【００１０】前記半導体装置を製造する工程をさらに具
体的に示す。 （１）半導体基板１００の上部に選択的にＰウェル１０
１およびＮウェル１０２を形成し、選択的にフィールド
酸化膜のような素子分離層１０３を形成する。 （２）全面にゲート絶縁膜として熱酸化膜を形成した
後、その上部にゲート電極形成のための第１ポリシリコ
ン層を形成した後不純物を注入する。続いて、キャップ
絶縁層形成のための第１ＣＶＤ絶縁層を形成した後、そ
の上部にゲート電極を限定するゲートマスクパターンを
形成する。次いで、ゲートマスクパターンを用いて前記
第１ＣＶＤ絶縁層、ポリシリコンおよび熱酸化膜を順次
かつ選択的に食刻し、図１に示すような、キャップ絶縁
層１１２、ゲート電極１１０およびゲート絶縁膜１１５
を形成する。
【００１１】（３）前記結果物上にｎ- 不純物を注入す
る。 （４）全面に第２ＣＶＤ絶縁層を形成する。続いて、Ｎ
ＭＯＳトランジスタ形成領域を露出させるＮＭＯＳマス
クパターンを形成した後、露出されたＮＭＯＳトランジ
スタ形成領域に形成されている第２ＣＶＤ絶縁層を異方
性食刻してゲート電極１１０の側壁にスペーサ１０９ａ
を形成する。
【００１２】（５）ＮＭＯＳトランジスタの接続パッド
層形成のための第２ポリシリコン層を形成する。 （６）ｎ+ 不純物を注入してＮＭＯＳトランジスタのｎ
+ ソース／ドレイン領域１０５、１０６を形成すると共
に前記第２ポリシリコン層がドーピングされるようにす
る。
【００１３】（７）ＮＭＯＳトランジスタの接続パッド
層を限定するＮＭＯＳパッドマスクパターンを形成した
後、これを用いて前記第２ポリシリコン層を選択的に食
刻して接続パッド層１１１ａを形成する。 （８）前記ＮＭＯＳマスクパターンを取り除き、ＰＭＯ
Ｓトランジスタ形成領域を露出させるＰＭＯＳマスクパ
ターンを形成する。
【００１４】（９）前記ＰＭＯＳトランジスタ形成領域
に残っている第２ＣＶＤ絶縁層を異方性食刻してゲート
電極１１０の側壁にスペーサ１０９ｂを形成する。 （１０）ＰＭＯＳトランジスタの接続パッド層形成のた
めの第３ポリシリコン層を形成した後、ｐ+ 不純物を注
入してＮＭＯＳトランジスタのｐ+ ソース／ドレイン領
域１０７、１０８を形成すると共に前記第３ポリシリコ
ン層に不純物がドーピングされるようにする。
【００１５】（１１）ＰＭＯＳトランジスタの接続パッ
ド層を限定するＰＭＯＳパッドマスクパターンを形成し
た後、これを用いて前記第３ポリシリコン層を選択的に
食刻して接続パッド層１１１ｂを形成する。 （１２）層間絶縁層１１３を全面に形成した後、各接続
パッド層１１１ａ、１１１ｂを露出させる多数の開口部
を形成するためにコンタクトマスクパターンを用いてこ
れを選択的に食刻する。
【００１６】（１３）前記開口部を通じて前記各接続パ
ッド層１１１ａ、１１１ｂにそれぞれ接続される多数の
電極１１４を形成する。以上のような製造方法で、前記
（３）工程の遂行時ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタの全てのソース／ドレイン領域にｎ- 不
純物を注入すると、ＮＭＯＳトランジスタはＬＤＤ構造
を有するようになりトランジスタの特性が改善される
が、ＰＭＯＳトランジスタのソースおよびドレイン領域
にはｐ- 導電領域が形成されているので、後に遂行され
るｐ+ 不純物注入を施してもスレショルド電圧が高くな
りすぎて駆動上に障害が発生する短所が生じる。
【００１７】一般的に、接続パッド層がない場合には、
ＰＭＯＳトランジスタのソース／ドレイン領域にｎ- 不
純物をドーピングした後にｐ+ 不純物をドーピングする
と、ｎ- ドーピング領域がＰ型不純物の拡散を防止する
機能を遂行してむしろ望ましい効果を示す。しかし、図
１に示したように、ＰＭＯＳトランジスタのソース／ド
レイン領域の上部に接続パッド層を形成した後にｐ+ 不
純物を注入すると、不純物が効果的に注入されず、前記
のようにスレショルド電圧が高くなりすぎるという問題
点を有する。一方、ＰＭＯＳトランジスタのスレショル
ド電圧を下げるためにｐ+ 不純物を強く注入する場合に
は接合深さが深すぎるようになる。さらに、Ｐ型不純物
としてよく使用されるホウ素（boron)の拡散性が極めて
高いので、ＰＭＯＳトランジスタのパンチスルー（punc
h through)特性が劣化される問題点が発生するようにな
る。
【００１８】このような問題点を解決するための方法と
して、前記（３）工程遂行時ＮＭＯＳトランジスタのソ
ース／ドレイン領域にのみｎ- 不純物がドーピングされ
るようにするために、ｎ- 不純物ドーピング用マスクパ
ターンを形成させる方法が提案されていた。しかし、こ
の場合には製造工程中に使用されるマスクパターンの数
が増加するという問題がある。マスクパターンは一般的
にフォトリソグラフィ工程によって形成され、工程費用
が高い上長時間を必要とし半導体装置の製造原価を増加
させるので、マスクパターンの数を増加させることは極
めて望ましくない。
【００１９】本発明の目的は、製造が容易でありかつ信
頼度が高い半導体装置を提供することにある。本発明の
他の目的は、前記の半導体装置を製造する方法を提供す
ることにある。
【００２０】
【課題を解決するための手段】前記の課題を解決するた
めに本発明は、半導体基板と、前記半導体基板上に選択
的に形成されている少なくとも一つの第１導電型領域お
よび少なくとも一つの第２導電型領域と、前記第１導電
型領域の上部に形成され、第１導電型領域に隣接する部
位の上部に所定の絶縁層を介して延長されるように形成
されてコンタクトマージンを増加させる接続パッド層
と、前記第２導電型領域および前記接続パッド層を露出
させる多数の開口部を有する層間絶縁層を具備すること
を特徴とする半導体装置を提供する。
【００２１】半導体装置の望ましい実施例において、前
記半導体基板上に所定の絶縁膜を介して形成されている
多数の第１電極と、前記第１導電型領域は露出させ、そ
れに隣接して形成されている前記第１電極を覆うカバー
絶縁層をさらに具備し、前記接続パッド層は前記カバー
絶縁層により電気的に絶縁されている前記第１電極の上
部まで延長されて形成されている。
【００２２】特に、前記第１電極はゲート電極であり、
前記カバー絶縁層はゲート電極の上部に形成されている
キャップ絶縁層およびゲート電極の側壁に形成されてい
るスペーサ絶縁層を含んで構成され、前記接続パッド層
は第１導電型不純物がドーピングされているポリシリコ
ンから構成される。他の類型による半導体装置は半導体
基板と、前記半導体基板内に互いに一定した間隔をおい
て形成されている第１導電型のソース領域およびドレイ
ン領域とゲート絶縁膜を介して前記半導体基板上に形成
されているゲート電極とを有する少なくとも一つの第１
導電型ＭＯＳトランジスタと、前記第１導電型ＭＯＳト
ランジスタのゲート電極を覆うように形成されているゲ
ートカバー絶縁層と、前記第１導電型ＭＯＳトランジス
タの前記ソース領域および前記ゲートカバー絶縁層から
なる表面上に形成される第１接続パッド層と、前記第１
導電型ＭＯＳトランジスタの前記ドレイン領域および前
記ゲートカバー絶縁層からなる表面上に形成され前記第
１接続パッド層と電気的に分離される第２接続パッド層
と、前記半導体基板内に互いに一定した間隔をおいて形
成されている第２導電型のソース領域およびドレイン領
域とゲート絶縁膜を介して前記半導体基板上に形成され
ているゲート電極とを有する少なくとも一つの第２導電
型ＭＯＳトランジスタと、前記第１接続パッド層および
前記第２接続パッド層と前記第２導電型ＭＯＳトランジ
スタのソース領域およびドレイン領域をそれぞれ露出さ
せる多数の開口部を有する層間絶縁層と、前記開口部を
通じて前記第１接続パッド層および前記第２接続パッド
層と前記第２導電型ＭＯＳトランジスタの前記ソース領
域および前記ドレイン領域にそれぞれ接続される多数の
電極とを含んで構成される。
【００２３】本発明のさらに他の類型による半導体メモ
リ装置は、半導体基板と、それぞれソース、ドレインお
よびゲートを有する多数の第１導電型トランジスタと第
１導電型トランジスタのソース領域およびドレイン領域
の上部に形成されてコンタクトマージンを増加させる多
数の第１導電型の接続パッド層を含んで構成されるセル
アレイ部と、それぞれソース、ドレインおよびゲートを
有する多数の第１導電型トランジスタおよび第２導電型
トランジスタと、前記第１導電型トランジスタのソース
領域およびドレイン領域の上部に形成されてコンタクト
マージンを増加させる多数の第１導電型接続パッド層を
含んで構成される周辺回路部とを含む。
【００２４】半導体メモリ装置の望ましい実施例におい
て、前記セルアレイ部および前記周辺回路部にともに含
まれる前記第１導電型トランジスタはＬＤＤ(light dop
ed drain) 構造のソース／ドレイン領域を有するＮＭＯ
Ｓトランジスタであり、前記周辺回路部に含まれる前記
第２導電型トランジスタはＳＤ（single drain）構造の
ＰＭＯＳトランジスタとなる。
【００２５】前記他の目的を達成するために、少なくと
も一つの第１導電型領域と少なくとも一つの第２導電型
領域を含む半導体装置を製造する方法において、第１導
電型領域と第２導電型領域を形成するための部位が限定
されている半導体基板上に絶縁膜を形成する工程と、前
記第１導電型領域の形成部位を露出させ、第２導電型領
域の形成部位を覆う第１マスクパターンを形成する工程
と、前記半導体基板が有する形態的特徴によって、露出
された部位に形成されている前記絶縁膜を異方性食刻す
る工程と、前記第１マスクパターンを取り除く工程と、
前記結果物の全面に接続パッド層形成のための第１物質
層を形成する工程と、前記第１物質層の下部に残存する
前記絶縁膜を不純物注入防止マスクとして使用しながら
第１導電型不純物を注入する工程と、前記第１物質層を
パタニングして前記第１導電型領域の上部に接続パッド
層を形成する工程と、前記第２導電型領域の形成部位を
露出させ、前記第１導電型領域の形成部位を遮断させる
第２マスクパターンを形成する工程と、前記第２マスク
パターンを不純物注入防止マスクとして使用しながら第
２導電型不純物を注入する工程を含んで構成される半導
体装置の製造方法が提供される。
【００２６】半導体装置の製造方法の望ましい実施例に
おいて、前記第２導電型不純物を注入する工程前に、前
記第２マスクパターンにより露出された部位に形成され
ている前記絶縁膜を前記半導体基板が有する形態に応じ
て異方性食刻する工程と、前記第２導電型不純物を注入
する工程後、前記第２マスクパターンを取り除く工程
と、前記結果物の全面上に前記接続パッド層および前記
第２導電型領域を露出させる多数の開口部を有する層間
絶縁層を形成する工程をさらに含むようになる。
【００２７】ここで、前記接続パッド層として前記第１
物質層を形成する工程はポリシリコンを蒸着させる工程
となる。さらに具体的には、前記絶縁膜を形成する工程
前に、半導体基板を選択的に限定してアクティブ領域お
よび素子分離領域を限定する工程と、前記結果物上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極用第２物質層およびキャップ絶縁層を順次に形
成する工程と、前記結果物上にゲート電極を限定するゲ
ートマスクパターンを形成する工程と、前記ゲートマス
クパターンを食刻防止マスクとして使用しながら前記キ
ャップ絶縁層、前記第２物質層および前記ゲート絶縁膜
を順次かつ選択的に食刻する工程とをさらに含み、前記
絶縁膜を異方性食刻する工程により各ゲート電極の側壁
にスペーサが形成されるようにする。
【００２８】また、前記絶縁膜を形成する工程前に、第
１導電型領域と第２導電型領域を形成するための部位が
限定されている前記半導体基板上に第１導電型不純物を
ドーピングする工程をさらに含むようにする。本発明の
他の類型によると、少なくとも一つの第１導電型領域と
少なくとも一つの第２導電型領域を含む半導体装置を製
造する方法は、第１導電型領域と第２導電型領域を形成
するための部位が限定されている半導体基板上に絶縁膜
を形成する工程と、前記第２導電型領域の形成部位を露
出させ、前記第１導電型領域の形成部位を遮断させる第
１マスクパターンを形成する工程と、前記第１マスクパ
ターンを食刻防止マスクとして使用しながら前記絶縁膜
をその下部構造の形態によって異方性食刻する工程と、
前記第１マスクパターンを取り除く工程と、残存する前
記絶縁膜を不純物注入防止マスクとして使用しながら第
２導電型不純物を注入する工程と、前記第１導電型領域
の形成部位を露出させ、前記第２導電型領域の形成部位
を覆う第２マスクパターンを形成する工程と、前記半導
体基板が有する形態的特徴に応じて露出された部位に形
成されている前記絶縁膜を異方性食刻する工程と、前記
第２マスクパターンを取り除く工程と、前記結果物の全
面に接続パッド層形成のための第１物質層を形成する工
程と、前記第１物質層の下部に残存する前記絶縁膜を不
純物注入防止マスクとして使用しながら第１導電型不純
物を注入する工程と、前記第１物質層をパタニングして
前記第１導電型領域の上部に接続パッド層を形成する工
程とを含む。
【００２９】より具体的には前記接続パッド層を形成す
る工程後、前記結果物の全面に前記接続パッド層および
前記第２導電型領域を露出させる多数の開口部を有する
層間絶縁層を形成する工程をさらに含む。ここで、前記
第１物質層はポリシリコンから構成される。
【００３０】
【作用】半導体装置において、第１導電型領域の上部に
はコンタクトマージンを確保するための接続パッド層を
有し、第２導電型領域の上部には接続パッド層なしに開
口部を通じて第２導電型領域に電極が直接接続する。そ
の製造方法においては、全面に蒸着絶縁層を形成し、第
１導電型領域を露出させるマスクパターンを用いて露出
された部位にある絶縁層を異方性食刻し、残存する絶縁
層が後続する第１導電型不純物注入工程における不純物
注入防止マスクとして作用するようにし、接続パッド層
のための物質層は不純物注入工程前に形成し、形成後に
パタニングする。第２導電型領域の形成においては別途
絶縁層を形成した後、第２導電型領域を露出させるマス
クパターンを用いて選択的に異方性食刻して残存する絶
縁層を不純物注入防止マスクとして使用したり、第２導
電型領域を露出させるマスクパターンを不純物防止マス
クとして使用する。
【００３１】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。本発明の一類型による半導体装置を図２に示
す。図２に示すように、半導体基板２０１内に素子分離
領域とアクティブ領域を限定するために選択的に素子分
離層２０２が形成されている。アクティブ領域には選択
的にＮ型領域２０３およびＰ型領域２０４が形成されて
おり、Ｎ型領域２０３の上部にはコンタクトマージンを
増加させるための接続パッド層２０５が形成されてい
る。一方、Ｐ型領域２０４の上部には接続パッド層が形
成されていない。素子分離層２０２、接続パッド層２０
５およびＰ型領域２０４からなる表面上には接続パッド
層２０５およびＰ型領域２０４を露出させる多数の開口
部を有する層間絶縁層２０６が形成されており、その上
部には前記開口部を通じて接続パッド層２０５およびＰ
型領域２０４にそれぞれ接続される多数の電極２０７が
形成されている。
【００３２】本発明の他の類型による半導体装置を図３
に示す。図３に示すように、半導体基板３００上には選
択的にＰウェル３０１およびＮウェル３０２が形成され
ている。また、Ｐウェル３０１およびＮウェル３０２上
にはそれぞれ素子分離領域およびアクティブ領域を限定
するために、フィールド酸化膜のような素子分離層３０
３が選択的に形成されている。
【００３３】Ｐウェル３０１上にはｎ+ ソース／ドレイ
ン領域３１１、３１２がチャネル形成のために互いに離
れて形成されており、チャネル部位の上部にはゲート絶
縁膜３０４を介してゲート電極３０５が形成されてい
る。ゲート電極３０５の上部にはキャップ絶縁層３０８
が形成されており、ゲート電極３０５の側壁にはスペー
サ絶縁層３１５が形成されている。また、ｎ+ ソース／
ドレイン領域３１１、３１２の上部にはコンタクトマー
ジンを増加させるために、接続パッド層３１７、３１８
が形成されている。
【００３４】一方、Ｎウェル３０２上にはｐ+ ソース／
ドレイン領域３１３、３１４がチャネル形成のために互
いに離れて形成されており、チャネルの上部にはゲート
絶縁膜３０４を介してゲート電極３０６が形成されてい
る。ゲート電極３０６の上部にはキャップ絶縁層３０９
が形成されており、ゲート電極３０６の側壁にはスペー
サ絶縁層３１６が形成されている。図３に示すように、
ＰＭＯＳトランジスタのソース／ドレイン領域の上部に
は接続パッド層が形成されず、ＮＭＯＳトランジスタの
ソース／ドレイン領域の上部にのみ接続パッド層３１
７、３１８が形成されるようにする。
【００３５】ここで、図３に示したものとは異なり、Ｐ
ＭＯＳトランジスタのゲート電極３０６の側壁にはスペ
ーサを形成しないようにしてもよい。この場合、ＮＭＯ
Ｓトランジスタのソース／ドレインはＬＤＤ（light do
ped drain ) 構造を有し、ＰＭＯＳトランジスタのソー
ス／ドレインはＳＤ（single drain) 構造を有するよう
になる。また、ＰＭＯＳトランジスタの側壁にスペーサ
を形成する場合にもＰＭＯＳトランジスタのソース／ド
レイン領域がＳＤ構造を有するようにすることができ
る。
【００３６】図３に示すように、ＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタの上部には接続パッド層３
１７、３１８およびｐ+ ソース／ドレイン領域３１３、
３１４を露出させる多数の開口部を有する層間絶縁層３
１９が形成されており、層間絶縁層３１９の上部にはそ
れぞれ接続パッド層３１７、３１８およびｐ+ ソース／
ドレイン領域３１３、３１４に接続される多数の電極３
２０が形成されている。
【００３７】上記の構造を有する半導体装置の製造方法
を以下に示す。第１実施例 図３に示す構造の半導体装置の製造方法を以下に示す。 （１）ＮウェルおよびＰウェル形成 半導体基板３００上に、Ｎウェル３０２およびＰウェル
３０１を選択的に形成する。
【００３８】（２）素子分離 アクティブ領域と素子分離領域を定義するために、フィ
ールド酸化膜のような素子分離層３０３をＬＯＣＯＳ法
を利用して形成する。 （３）ゲート電極形成 前記アクティブ領域の上部に絶縁膜としてゲート酸化膜
（gate oxide）を７０〜２００Åの厚さで形成する。ゲ
ート酸化膜の上部には、ゲート電極形成のためにポリシ
リコンを１０００〜２０００Å厚さで蒸着した後、燐
（phosphorus) のようなＮ型不純物をドーピングする。
その後、キャツプ絶縁層を形成するためＣＶＤ法を利用
して酸化膜を１０００〜２５００Å厚さで蒸着させた
後、その上部に各ゲート電極を限定するゲートマスクパ
ターンをフォトリソグラフィ工程により形成する。その
後、前記ゲートマスクパターンを利用して前記ＣＶＤ酸
化膜、前記ポリシリコン層および前記ゲート酸化膜を選
択的に食刻することにより、キャップ絶縁層３０８を有
するゲート電極３０５を形成すると共にＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのソース／ドレイン
領域の形成部位を露出させる。
【００３９】（４）ｎ- 不純物注入 ゲート電極３０５を形成した後、必要に応じて熱酸化法
を利用して酸化膜を５０〜１００Å厚さで形成する。こ
の酸化膜は、後続する食刻工程および不純物注入工程に
よる損傷を緩和する役割を果たす。続けて、前記結果物
の全面に１×１０13〜５×１０13ions/cm2のドーズ（do
se) でｎ- 不純物を注入する。ｎ- 不純物がドーピング
された領域はＮＭＯＳトランジスタではＬＤＤ構造のソ
ース／ドレイン領域を形成する。また、ＰＭＯＳトラン
ジスタではＰ型不純物が多すぎて拡散されスレショルド
電圧（threshold voltage ）が極めて低くなることを防
止する機能を遂行する。
【００４０】（５）第１絶縁層形成 前記結果物上にスペーサ形成のためにＣＶＤ法を通じて
約２０００Å厚さで酸化膜のような第１絶縁層を形成す
る。 （６）ＮＭＯＳマスクパターン形成 次いで、全面にフォトレジストを塗布した後、これを選
択的に食刻してＮＭＯＳトランジスタが形成される部位
を露出させる。
【００４１】 （７）ＮＭＯＳトランジスタのゲート側壁にスペーサ形
成 前記ＮＭＯＳマスクパターンにより露出された部位に形
成されている前記第１絶縁層をその下部構造が有する形
態的特性に応じて異方性食刻することにより、ＮＭＯＳ
トランジスタのゲート側壁にスペーサ３１５を形成する
と共にｎ+ ソース／ドレイン領域３１１、３１２を形成
するアクティブ領域を露出させる。続いて、前記ＮＭＯ
Ｓマスクパターンを取り除く。
【００４２】 （８）接続パッド層のためのポリシリコン層形成 接続パッド層としてポリシリコン層を１０００Å厚さ
で蒸着するかまたは、２０００〜４０００Å厚さで蒸
着した後１０００〜３０００Å食刻して結果的にアクテ
ィブ領域上のポリシリコン層の厚さが１０００Å程度と
なるようにする。ここで、前記半導体装置がダイナミッ
クランダムアクセスメモリである場合には、セルアレイ
部に形成されるポリシリコン厚さに対する開口部の直径
が２：１以下となるようにすることにより接続パッド層
が埋め立てられるようにする。そうでない場合には、少
なくとも周辺回路部に比して接続パッド層の厚さが十分
に厚くなるようにする。これは、セルアレイ部において
はパッド上端部とパッドとソース／ドレイン領域との接
合点であるパッド下端部とのドーピング濃度が相異なる
ようにし、後続するｎ+ 不純物注入がセルアレイ部のト
ランジスタのソース／ドレイン領域に与える影響を最小
限にするとともに、周辺回路に形成されるトランジスタ
のソース／ドレインはｎ+ 不純物注入によりパッドと共
にドーピングされるようにするためである。
【００４３】（９）ｎ+ 不純物注入 前記ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域
３１１、３１２を形成するに必要なｎ+ 不純物を、１×
１０15〜２×１０16ions/cm2のドーズで注入する。ここ
で、特性の向上のために、ｎ+ 不純物注入時、注入エネ
ルギーおよびドーズを異にして２回に分けてｎ+ 不純物
を注入することができる。例えば、Ｎ型不純物であるＡ
ｓを注入エネルギー：８０〜１００ｋｅＶ、ドーズ：５
×１０15〜９×１０15ions/cm2で１次的に注入した後、
注入エネルギー：４０ｋｅＶ、ドーズ：５×１０15ions
/cm2で２次的に注入させることができる。
【００４４】（１０）接続パッド層パタニング 最適の条件でｎ+ 不純物注入を行った後、フォトレジス
トを塗布してパッド形成部位を定義し、素子分離領域３
０３およびスペーサ絶縁層３１５とのオーバラップが十
分になるように前記ポリシリコン層を選択的に食刻して
接続パッド層３１７、３１８を形成する。
【００４５】（１１）ＰＭＯＳマスクパターン形成 ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域３１
１、３１２の上部に接続パッド層３１７、３１８を形成
した後、全面にフォトレジストを塗布しこれをパタニン
グして、ＮＭＯＳトランジスタ形成部位を遮断しＰＭＯ
Ｓトランジスタ形成部位を露出させるＰＭＯＳマスクパ
ターンを形成する。
【００４６】（１２）ＰＭＯＳトランジスタのゲートの
側壁にスペーサ形成 前記ＰＭＯＳマスクパターンにより露出された部位に残
存する第１絶縁層を異方性食刻することにより、ｐ+ ソ
ース／ドレイン領域３１３、３１４が形成される部位を
露出させると共にＰＭＯＳトランジスタのゲート電極３
０６の側壁にスペーサ絶縁層３１６を形成する。
【００４７】（１３）ｐ+ 不純物注入 前記ＰＭＯＳマスクパターン、キャップ絶縁層３０９お
よびスペーサ絶縁層３１６などを不純物注入防止マスク
として使用しながら、ＰＭＯＳトランジスタのｐ+ ソー
ス／ドレイン領域３１３、３１４にｐ+ 不純物を注入す
る。その後、前記ＰＭＯＳマスクパターンを取り除く。
【００４８】（１４）層間絶縁層形成 前記結果物の全面にＣＶＤ法により層間絶縁層を形成し
た後、これをパタニングして接続パッド層３１７、３１
８およびｐ+ ソース／ドレイン領域３１３、３１４を露
出させる多数の開口部を形成する。 （１５）電極形成 前記開口部を通じて接続パッド層３１７、３１８および
ｐ+ ソース／ドレイン領域３１３、３１４にそれぞれ接
続する多数の電極３２０を形成する。ここで、電極３２
０は金属化工程（metalization）をによって形成されう
る。
【００４９】第２実施例 図３に示す半導体装置を製造する方法の他の例を以下に
示す。この第２実施例は、（１）ＮウェルおよびＰウェ
ル形成工程、（２）素子分離、（３）ゲート電極形成、
（４）ｎ- 不純物注入および（５）第１絶縁層形成まで
の工程が第１実施例と同一である。
【００５０】（６）ＰＭＯＳマスクパターン形成 前記結果物上にフォトレジストを塗布し、これをパタニ
ングしてＰＭＯＳトランジスタの形成部位を露出させＮ
ＭＯＳトランジスタの形成部位を遮断するＰＭＯＳマス
クパターンを形成する。 （７）ＰＭＯＳトランジスタのゲート側壁にスペーサ形
成 露出された部位に形成されている第１絶縁層を異方性食
刻してＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域３１３、３１４を露出させると共にＰＭＯＳトランジ
スタのゲート側壁にスペーサ絶縁層３１６を形成する。
スペーサ絶縁層３１６を形成した後、前記ＰＭＯＳマス
クパターンを取り除く。
【００５１】ここで、ＰＭＯＳマスクパターンが取り除
かれてもＮＭＯＳトランジスタの形成部位上には第１絶
縁層が残り、残存する第１絶縁層は後続する工程でマス
クとして使用される。 （８）ｐ+ 不純物注入 必要に応じて、後続する食刻工程による損傷を緩和させ
るために前記結果物上に５０〜１００Å厚さの熱酸化膜
を形成する。
【００５２】その後、キャップ絶縁層３０９およびスペ
ーサ絶縁層３１６を不純物注入防止マスクとして使用し
ながら、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン
領域３１３、３１４にｐ+ 不純物を注入する。 （９）第２絶縁層形成 約５００Å厚さの第２絶縁層をＣＶＤ法により形成す
る。
【００５３】（１０）ＮＭＯＳマスクパターン形成 全面にフォトレジストを塗布した後、これを選択的に食
刻してＮＭＯＳトランジスタが形成される部位を露出さ
せる。 （１１）ＮＭＯＳトランジスタのゲート側壁にスペーサ
形成 前記ＮＭＯＳマスクパターンにより露出されている部位
に形成されている前記第１絶縁層をその下部構造が有す
る形態的特性に応じて異方性食刻することにより、ＮＭ
ＯＳトランジスタのゲート側壁にスペーサ絶縁層３１５
を形成すると共にｎ+ ソース／ドレイン領域３１１、３
１２を形成するためのアクティブ領域を露出させる。そ
の後、前記ＮＭＯＳマスクパターンを取り除く。
【００５４】（１２）接続パッド層のためのポリシリコ
ン層形成 ＮＭＯＳマスクパターンを取り除いた後、接続パッド層
形成のために約１０００Å厚さのポリシリコン層を全面
に形成する。 （１３）ｎ+ 不純物注入 ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域３１
１、３１２の形成のためにｎ+ 不純物を注入する。
【００５５】（１４）接続パッド層パタニング 最適の条件でｎ+ 不純物注入を実行した後、フォトレジ
ストを塗布してパッド形成部位を限定した後、素子分離
領域３０３およびスペーサ絶縁層３１５とのオーバラッ
プが十分になるように前記ポリシリコン層を選択的に食
刻して接続パッド層３１７、３１８を形成する。
【００５６】（１５）層間絶縁層形成 前記結果物の全面上にＣＶＤ法により層間絶縁層を形成
した後これをパタニングして、接続パッド層３１７、３
１８および前記ｐ+ ソース／ドレイン領域３１３、３１
４を露出させる多数の開口部を形成する。 （１６）電極形成 前記開口部を通じて接続パッド層３１７、３１８および
ｐ+ ソース／ドレイン領域３１３、３１４にそれぞれ接
続する多数の電極３２０を形成する。ここで、電極３２
０は金属化工程（metalization) により形成されうる。
【００５７】第３実施例 図３に示す半導体装置を製造する方法の他の例を以下に
示す。この第３実施例は第２実施例とほぼ同一である
が、第２実施例の（９）工程で第２絶縁層を形成せず、
またＮＭＯＳマスクパターンを（１１）工程で取り除か
ず（１３）工程でｎ+ 不純物注入が完了された後に取り
除く点が異なる。これにより、ｎ+ 不純物注入時ＰＭＯ
Ｓトランジスタのソース／ドレイン領域を遮断するマス
クとして作用させた第２絶縁層を、ＮＭＯＳマスクパタ
ーンによって代替させる。
【００５８】本発明のさらに他の類型による半導体装置
を図４に示す。図４は、特にＤＲＡＭの周辺回路部に含
まれる半導体装置の部分的な断面図である。図４に示す
ように、半導体基板４００上に形成されたＰウェル４０
１およびＮウェル４０２上に、ＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタ、Ｎ型領域４１８およびＰ型領域
４１５が形成されており、各トランジスタのゲート電極
以外に配線用として使用される配線用電極４１０が形成
されている。ＰＭＯＳトランジスタ、ＮＭＯＳトランジ
スタおよび配線用電極４１０の上部には多数の開口部を
有する層間絶縁層４２４が形成されており、層間絶縁層
４２４の上部には前記開口部を通じて各露出部位と接続
する多数の電極４２５が形成されている。
【００５９】さらに具体的には、ｎ+ ソース／ドレイン
領域４１６、４１７、ゲート絶縁膜４０４およびゲート
電極４０６はＮＭＯＳトランジスタを構成し、ｐ+ ソー
ス／ドレイン領域４１９、４２０、ゲート絶縁膜４０５
およびゲート電極４０７はＰＭＯＳトランジスタを構成
する。各トランジスタのゲート電極４０６、４０７およ
び配線用電極４１０の上部には、キャップ絶縁層４０
８、４０９、４１１がそれぞれ形成されている。ＮＭＯ
Ｓトランジスタのｎ+ ソース／ドレイン領域４１６、４
１７およびＮ型領域４１８の上部には、コンタクトマー
ジンを増加させるための接続パッド層４２１、４２２、
４２３がそれぞれ形成されている。一方、ＰＭＯＳトラ
ンジスタのｐ+ ソース／ドレイン領域４１９、４２０お
よびＰ型領域４１５の上部には接続パッド層が形成され
ていない。
【００６０】配線用電極４１０はゲート電極４０６、４
０７の形成時に共に形成されうるものであって、素子分
離層４０３の上部に位置する。図４に示す半導体装置
は、図３に示す半導体の製造方法の第１〜第３実施例と
同様の方法で製造することができる。即ち、前記ＰＭＯ
ＳマスクパターンはＰＭＯＳトランジスタの形成部位お
よびＰ型領域４１５の形成部位を露出させるパターンと
なり、前記ＮＭＯＳマスクパターンはＮＭＯＳトランジ
スタの形成部位およびＮ型領域４１８の形成部位を露出
させるパターンになる。また、配線層形成のための部位
は前記ＰＭＯＳマスクパターンまたは前記ＮＭＯＳマス
クパターンのうちいずれか一つのパターンで露出される
ようにし、配線用電極４１０を形成するための物質層の
形成およびパタニングは前記各トランジスタのゲート電
極形成と同時に遂行される。
【００６１】本発明のさらに他の類型による半導体装置
の部分的な断面図を図５に示す。図５に示す半導体装置
は図４に示す半導体装置とほぼ類似な構成を有するもの
であるが、Ｎ型領域５１５がＮウェル５０２内ではなく
Ｐウェル５０１内に形成されており、また配線用電極５
１０の側壁にはスペーサ絶縁層が形成されていない。
【００６２】図５において、ｎ+ ソース／ドレイン領域
５１６、５１７、ゲート絶縁膜５０４およびゲート電極
５０６はＮＭＯＳトランジスタを構成し、ｐ+ ソース／
ドレイン領域５１９、５２０、ゲート絶縁膜５０５およ
びゲート電極５０７はＰＭＯＳトランジスタを構成す
る。ゲート電極５０６、５０７の側壁にはスペーサ絶縁
層５１２、５１３が形成されている。
【００６３】ＮＭＯＳトランジスタのｎ+ ソース／ドレ
イン領域５１６、５１７およびＮ型領域５１５の上部に
は、コンタクトマージンを増加させるための接続パッド
層５２１、５２２、５２３がそれぞれ形成されている。
一方、ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域５１９、５２０およびＰ型領域５１８の上部には接続
パッド層が形成されていない。ここで、ＮＭＯＳトラン
ジスタのゲート電極５０６の側壁に形成されているスぺ
ーサ絶縁層５１２は、接続パッド層５２１、５２２とゲ
ート電極５０６とを電気的に絶縁する役割をする。
【００６４】図６は、本発明によるＤＲＡＭのうちセル
アレイ部に含まれるメモリセルを示す断面図である。図
６に示すように、半導体基板６００の上部にはＰウェル
６０１が形成されており、Ｐウェル６０１上には選択的
に素子分離層６２２が形成されている。アクティブ領域
上には、互いに離れてソース／ドレイン領域６０２、６
０３、６０４が形成されており、ソース／ドレイン領域
間に形成されるチャネルの上部にはゲート絶縁膜６０
５、６０６を介してゲート電極６０７、６０８がそれぞ
れ形成されている。ゲート電極６０７、６０８の上部に
はキャップ絶縁層６１２、６１３がそれぞれ形成されて
おり、素子分離層６２２の上部には配線用電極６０９、
６１０が形成されている。配線用電極６０９、６１０の
上部にもまたキャップ絶縁層６１１、６１４が形成され
ている。ｎ- ソース／ドレイン領域６０２、６０３、６
０４の上部には、コンタクトマージンを増加させるため
の接続パッド層６１５、６１６、６１７がそれぞれ形成
されており、その上部には第１層間絶縁層６１８および
第２層間絶縁層６１９が順次形成されている。第１層間
絶縁層６１８と第２層間絶縁層６１９との間には、所定
開口部を通じて接続パッド層６１６に接続するビットラ
イン６２０が形成されている。第２層間絶縁層６１９の
上部には蓄積電極６２１ａ、６２１ｂが形成されてい
る。
【００６５】図７は、本発明によるＤＲＡＭ中でセルア
レイ部と周辺回路部の境界部分に現れる構造の断面図で
ある。図７に示すように、半導体基板６００の上部にＰ
ウェル６０１が形成されており、Ｐウェル６０１上には
素子分離層６２２が選択的に形成されてアクティブ領域
を限定している。アクティブ領域には、ｎ- ソース／ド
レイン領域６２４、６２５およびｐ+ 領域６２６が形成
されており、ｎ- ソース／ドレイン領域６２４、６２５
間に形成されるチャネルの上部にはゲート絶縁膜６２７
を介してゲート電極６２９が形成されており、その上部
にはキャップ絶縁層６３１が形成されている。素子分離
層６２２の上部には配線用電極６２８およびキャップ絶
縁層６３０が順次形成されており、ｎ- ソース／ドレイ
ン領域６２４、６２５の上部にはコンタクトマージンを
増加させるための接続パッド層６３２、６３３が形成さ
れている。ｐ+ 領域６２６の上部には接続パッド層が形
成されず、電極６３７が直接接続されている。
【００６６】接続パッド層６３３は、層間絶縁層６１８
に形成されている開口部を通じてビットライン６３４に
接続されており、ビットライン６３４の上部には層間絶
縁層６１９が形成されている。層間絶縁層６１９の上部
には開口部を通じて接続パッド層６３２に結合する電極
６３５が形成されており、電極６３５の上部には絶縁層
６３６が形成されている。
【００６７】図８〜図１５は、本発明による半導体装置
の製造方法の一実施例による工程順序を説明するための
図であり、半導体装置の中間構造物の断面図を順次に示
したものである。図８Ａ、図８Ｂ、図１０Ｃ、図１０
Ｄ、図１２Ｅ、図１２Ｆ、および図１４Ｇはダイナミッ
クランダムアクセスメモリのセルアレイ部の一部を示し
たものであり、図９Ａ、図９Ｂ、図１１Ｃ、図１１Ｄ、
図１３Ｅ、図１３Ｆおよび図１５Ｇはダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の周辺回路部の一部を
示したものである。
【００６８】図８Ａおよび図９Ａに示すように、半導体
基板７００上に、Ｐウェル７０１、７０２およびＮウェ
ル７０３を選択的に形成する。その後、各ウェル上に選
択的に素子分離層７０４を形成する。次いで、ゲート電
極および配線用電極の形成のために、全面にゲート絶縁
層７０５のための７０〜２００Å厚さの第１絶縁層、ゲ
ート電極７０６および配線用電極７０８の形成のための
１０００〜２０００Å厚さのポリシリコン層を順次に形
成した後、前記ポリシリコン層に不純物をドーピングす
る。次いで、キャップ絶縁層７０７、７０９の形成のた
めの１０００〜２５００Å厚さの第２絶縁層を形成した
後、各電極を限定するゲートマスクパターンを利用して
前記第２絶縁層、不純物がドーピングされているポリシ
リコン層および第１絶縁層を順次かつ選択的に食刻す
る。その後、必要に応じて、後続する食刻工程および不
純物注入工程による素子の損傷を減少させるために熱酸
化による５０〜１００Å厚さの酸化膜を形成する。
【００６９】次に、各キャップ絶縁層７０７、７０９お
よび素子分離層７０４を不純物注入防止マスクとして使
用しながら、１×１０13〜５×１０13ions/cm2ドーズで
ｎ-不純物を注入して多数のｎ- 領域７１０を形成す
る。その後、図８Ｂおよび図９Ｂに示すように、全面に
２０００Å厚さの第３絶縁層７１１を形成した後、ＮＭ
ＯＳトランジスタおよびＮ型領域を形成する部位を露出
させるような第１マスクパターン７１２を形成する。第
１マスクパターン７１２は、ＤＲＡＭのセルアレイ部に
含まれるＮＭＯＳトランジスタおよび周辺回路部に含ま
れるＮＭＯＳトランジスタおよびＮ型領域の形成部位を
露出させるように形成される。
【００７０】次いで、第１マスクパターン７１２により
露出された部位に形成されている第３絶縁層７１１を異
方性食刻することにより、図１０Ｃおよび図１１Ｃに示
すように、露出された部位に形成されている各電極の側
壁にスペーサ絶縁層７１３を形成すると共にアクティブ
領域を露出させる。次に、第１マスクパターン７１２を
取り除いた後、全面に接続パッド層の形成のために１０
００Å厚さのポリシリコン層７１４を形成する。
【００７１】次いで、前記ポリシリコン層７１４の下部
に残存する第３絶縁層７１１および素子分離層７０４を
不純物注入防止マスクとして使用しながら、全面上に１
×１０15〜２×１０16ions/cm2ドーズでｎ+ 不純物を注
入して、ポリシリコン層７１４に不純物をドーピングさ
せると共にＮＭＯＳトランジスタのソース／ドレイン領
域およびＮ型領域がＬＤＤ構造を有するようにする。
【００７２】次いで、前記ポリシリコン層７１４をパタ
ニングすることにより、図１０Ｄおよび図１１Ｄに示す
ように、ＮＭＯＳトランジスタのソース／ドレイン領域
およびＮ型領域の上部を覆うと共にコンタクトマージン
を増加させる多数の接続パッド層７１５を形成する。そ
の後、フォトレジストを塗布し、これを選択的にパタニ
ングすることにより、ＰＭＯＳトランジスタおよびＰ型
領域を露出させる第２マスクパターン７１６を形成す
る。ここで、第２マスクパターン７１６は、通常、第１
マスクパターン７１２と相補的な関係を有する。
【００７３】次いで、露出された部位に形成されている
第３絶縁層７１１を異方性食刻することにより、図１２
Ｅおよび図１３Ｅに示したように各電極の側壁にスペー
サ絶縁層７１７を形成すると共にアクティブ領域を露出
させるようにする。次に、第２マスクパターン７１６お
よび各スペーサ絶縁層７１７およびキャップ絶縁層７０
７を不純物注入防止マスクとして使用しながら、全面に
１×１０15〜１×１０ 16ions/cm2ドーズでｐ+ 不純物を
注入する。その後、前記第２マスクパターン７１６を取
り除いて図１２Ｆおよび図１３Ｆに示す構造を得る。
【００７４】次いで、図１４Ｇに示すように、一般的な
工程によりセルアレイ部には層間絶縁層７１８、ビット
ライン７２１、層間絶縁層７１９、蓄積電極７２２、層
間絶縁層７２３およびプレート電極７２４を形成する。
また、図１５Ｇに示すように、周辺回路部には層間絶縁
層７２０および電極７２５を形成する。図１６〜図２３
は本発明の半導体装置の製造方法の他の実施例による工
程順序を説明するための図であり、半導体装置の中間構
造物の断面図を順次に示したものである。図１６Ａ、図
１６Ｂ、図１８Ｃ、図１８Ｄ、図２０Ｅ、図２０Ｆおよ
び図２２ＧはＤＲＡＭのセルアレイ部の一部を示したも
のであり、図１７Ａ、図１７Ｂ、図１９Ｃ、図１９Ｄ、
図２１Ｅ、図２１Ｆおよび図２３ＧはＤＲＡＭの周辺回
路部の一部を示したものである。
【００７５】図１６Ａおよび図１７Ａに示すように、半
導体基板９００上に、Ｐウェル９０１、９０２およびＮ
ウェル９０３を選択的に形成する。その後、各ウェル上
に選択的に素子分離層９０４を形成する。次いで、ゲー
ト電極および配線用電極の形成のために、全面にゲート
絶縁層９０５のための９０〜２００Å厚さの第１絶縁
層、ゲート電極９０６および配線用電極９０８の形成の
ための１０００〜２０００Å厚さのポリシリコン層を順
次に形成した後、前記ポリシリコン層に不純物をドーピ
ングする。次いで、キャツプ絶縁層９０７、９０９の形
成のための１０００〜２５００Å厚さの第２絶縁層を形
成した後、各電極を限定するゲートマスクパターンを利
用して前記第２絶縁層、不純物がドーピングされている
ポリシリコン層および第１絶縁層を順次かつ選択的に食
刻する。その後、必要に応じて、後続する食刻工程およ
び不純物注入工程による損傷を減少させるために、熱酸
化による５０〜１００Å厚さの酸化膜を形成する。
【００７６】次に、各キャップ絶縁層９０７、９０９お
よび素子分離層９０４を不純物注入防止マスクとして使
用しながら、１×１０13〜５×１０13ions/cm2ドーズで
ｎ-不純物を注入して多数のｎ- 領域９１０を形成す
る。その後、図１６Ｂおよび図１７Ｂに示したように、
全面上に２０００Å厚さの第３絶縁層９１１を形成した
後、ＰＭＯＳトランジスタおよびＰ型領域を形成するた
めの部位を露出させるように第１マスクパターン９１２
を形成する。第１マスクパターン９１２は、ＤＲＡＭの
周辺回路部に含まれるＰＭＯＳトランジスタおよびＰ型
領域の形成部位を露出させるように形成される。
【００７７】次いで、第１マスクパターン９１２により
露出された部位に形成されている第３絶縁層９１１を異
方性食刻することにより、図１８Ｃおよび図１９Ｃに示
したように、露出された部位に形成されている各電極の
側壁にスペーサ絶縁層９１３を形成すると共にアクティ
ブ領域を露出させるようにする。次に、第１マスクパタ
ーン９１２を取り除いた後、必要に応じて後続される不
純物注入工程による素子損傷の防止のため、５０〜１０
０Å厚さの熱酸化膜９１４を全面に形成する。
【００７８】次に、各スペーサ絶縁層９１３およびキャ
ップ絶縁層９０７を不純物注入防止マスクとして使用し
ながら、全面にｐ+ 不純物を注入する。次いで、図１８
Ｄおよび図１９Ｄに示すように、全面にフォトレジスト
を塗布し、これをパタニングしてＮＭＯＳトランジスタ
およびＮ型領域の形成部位を露出させる第２マスクパタ
ーン９１５を形成する。
【００７９】その後、図２０Ｅおよび図２１Ｅに示すよ
うに、第２マスクパターン９１５により露出された部位
に形成されている第３絶縁層９１１を異方性食刻するこ
とにより、各電極の側壁にスペーサ絶縁層９１７を形成
すると共にアクティブ領域を露出させる。次いで、全面
に接続パッド層の形成のために１０００Å厚さのポリシ
リコン層９１６を形成する。ポリシリコン層９１６の下
部に残存する第３絶縁層９１１および素子分離層９０４
は後続するｎ+ 不純物注入工程で不純物注入防止マスク
として使用される。
【００８０】ｎ+ 不純物の注入を完了した後、前記ポリ
シリコン層９１６をパタニングして、図２０Ｆおよび図
２１Ｆに示すように、ＮＭＯＳトランジスタのソース／
ドレイン領域およびＮ型領域の上部を覆うと共にコンタ
クトマージンを増加させる多数の接続パッド層９１８を
形成する。次いで、図２２Ｇおよび図２３Ｇに示すよう
に、一般的な工程により、セルアレイ部には層間絶縁層
９１９、ビットライン９２１、層間絶縁層９２０、蓄積
電極９２２、層間絶縁層９２３およびプレート電極９２
４を形成する。また、周辺回路部には層間絶縁層９２５
および電極９２６を形成する。
【００８１】以上、本発明を具体的な実施例を挙げて説
明したが、本発明は前記の実施例に限定されず、当業者
が有する通常の知識の範囲内でその変形や改良が可能で
ある。
【００８２】
【発明の効果】前述したように、本発明は製造が容易な
半導体装置とその製造方法を提供するものであって、製
品の生産原価を顕著に減らし生産性を高めることができ
る。
【図面の簡単な説明】
【図１】従来の半導体装置を示す断面図である。
【図２】本発明の一類型による半導体装置を示す断面図
である。
【図３】本発明の他の類型による半導体装置を示す断面
図である。
【図４】本発明のさらに他の類型による半導体装置を示
す断面図である。
【図５】本発明のさらに他の類型による半導体装置を示
す部分断面図である。
【図６】本発明によるＤＲＡＭ中でセルアレイ部に含ま
れるメモリセルを示す断面図である。
【図７】本発明によるＤＲＡＭ中でセルアレイ部と周辺
回路部との境界部分で現れる構造を示す断面図である。
【図８】Ａ、Ｂは、本発明による半導体装置の製造方法
の一実施例を示すもので、セルアレイ部の断面図であ
る。
【図９】Ａ、Ｂは、本発明による半導体装置の製造方法
の一実施例を示すもので、周辺回路部の断面図である。
【図１０】Ｃ、Ｄは、本発明による半導体装置の製造方
法の一実施例を示すもので、セルアレイ部の断面図であ
る。
【図１１】Ｃ、Ｄは、本発明による半導体装置の製造方
法の一実施例を示すもので、周辺回路部の断面図であ
る。
【図１２】Ｅ、Ｆは、本発明による半導体装置の製造方
法の一実施例を示すもので、セルアレイ部の断面図であ
る。
【図１３】Ｅ、Ｆは、本発明による半導体装置の製造方
法の一実施例を示すもので、周辺回路部の断面図であ
る。
【図１４】Ｇは、本発明による半導体装置の製造方法の
一実施例を示すもので、セルアレイ部の断面図である。
【図１５】Ｇは、本発明による半導体装置の製造方法の
一実施例を示すもので、周辺回路部の断面図である。
【図１６】Ａ、Ｂは、本発明による半導体装置の製造方
法の他の実施例を示すもので、セルアレイ部の断面図で
ある。
【図１７】Ａ、Ｂは、本発明による半導体装置の製造方
法の他の実施例を示すもので、周辺回路部の断面図であ
る。
【図１８】Ｃ、Ｄは、本発明による半導体装置の製造方
法の他の実施例を示すもので、セルアレイ部の断面図で
ある。
【図１９】Ｃ、Ｄは、本発明による半導体装置の製造方
法の他の実施例を示すもので、周辺回路部の断面図であ
る。
【図２０】Ｅ、Ｆは、本発明による半導体装置の製造方
法の他の実施例を示すもので、セルアレイ部の断面図で
ある。
【図２１】Ｅ、Ｆは、本発明による半導体装置の製造方
法の他の実施例を示すもので、周辺回路部の断面図であ
る。
【図２２】Ｇは、本発明による半導体装置の製造方法の
他の実施例を示すもので、セルアレイ部の断面図であ
る。
【図２３】Ｇは、本発明による半導体装置の製造方法の
他の実施例を示すもので、周辺回路部の断面図である。
【符号の説明】
２０１ 半導体基板 ２０２ 素子分離層 ２０３ Ｎ型領域（第１導電型領域） ２０４ Ｐ型領域（第２導電型領域） ２０５ 接続パッド層 ２０６ 層間絶縁層 ２０７ 電極 ３００ 半導体基板 ３０１ Ｐウェル ３０２ Ｎウェル ３０３ 素子分離層 ３０４ ゲート絶縁膜 ３０５、３０６ ゲート電極（第１電極） ３０８、３０９ キャップ絶縁層 ３１１、３１２ ｎ+ ソース／ドレイン領域（第１
導電型領域） ３１３、３１４ ｐ+ ソース／ドレイン領域（第２
導電型領域） ３１５、３１６ スペーサ絶縁層 ３１７、３１８ 接続パッド層 ３１９ 層間絶縁層 ３２０ 電極（第２電極） ４０３ 素子分離層 ４０４、４０５ ゲート絶縁膜 ４０６、４０７ ゲート電極 ４０８、４０９、４１１ キャップ絶縁層 ４１０ 配線用電極 ４１５ Ｐ型領域（第２導電型領域） ４１６、４１７ ｎ+ ソース／ドレイン領域（第１
導電型領域） ４１８ Ｎ型領域（第１導電型領域） ４１９、４２０ ｐ+ ソース／ドレイン領域（第２
導電型領域） ４２１、４２２、４２３ 接続パッド層 ４２４ 層間絶縁層 ４２５ 電極 ５０１ Ｐウェル ５０２ Ｎウェル ５０４、５０５ ゲート絶縁膜 ５０６、５０７ ゲート電極 ５１０ 配線用電極 ５１２、５１３ スペーサ絶縁層 ５１５ Ｎ型領域（第１導電型領域） ５１６、５１７ ｎ+ ソース／ドレイン領域（第１
導電型領域） ５１８ Ｐ型領域（第２導電型領域） ５１９、５２０ ｐ+ ソース／ドレイン領域（第２
導電型領域） ６１８ 第１層間絶縁層 ６１９ 第２層間絶縁層 ６２０ ビットライン ６２１ａ、６２１ｂ 蓄積電極 ７００ 半導体基板 ７０１、７０２ Ｐウェル ７０３ Ｎウェル ７０４ 素子分離層 ７０５ ゲート絶縁層 ７０６ ゲート電極 ７０７、７０９ キャップ絶縁層 ７１０ ｎ- 領域 ７１１ 第３絶縁層 ７１２ 第１マスクパターン ７１３ スペーサ絶縁層 ７１４ ポリシリコン層 ７１５ 接続パッド層 ７１６ 第２マスクパターン ７１７ スペーサ絶縁層 ７１８、７１９、７２０、７２３ 層間絶縁層 ７２１ ビットライン ７２２ 蓄積電極 ７２４ プレート電極 ７２５ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に選択的に形成されている少なくとも
    一つの第１導電型領域および少なくとも一つの第２導電
    型領域と、 前記第１導電型領域の上部に形成され、前記第１導電型
    領域に隣接する部位の上部に所定の絶縁層を介して延長
    されるように形成されてコンタクトマージンを増加させ
    る接続パッド層と、 前記第２導電型領域および前記接続パッド層を露出させ
    る多数の開口部を有する層間絶縁層を具備することを特
    徴とする半導体装置。
  2. 【請求項２】 前記半導体基板上に所定の絶縁膜を介し
    て形成されている多数の第１電極と、 前記第１導電型領域は露出させ、前記第１導電型領域に
    隣接して形成されている前記第１電極を覆うカバー絶縁
    層をさらに具備し、 前記接続パッド層は前記カバー絶縁層により電気的に絶
    縁されている前記第１電極の上部まで延長されて形成さ
    れていることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１電極はゲート電極であり、前記
    カバー絶縁層はゲート電極の上部に形成されているキャ
    ップ絶縁層およびゲート電極の側壁に形成されているス
    ペーサ絶縁層を含んで構成されることを特徴とする請求
    項２記載の半導体装置。
  4. 【請求項４】 前記開口部を通じて前記接続パッド層お
    よび前記第２導電型領域にそれぞれ接続される多数の第
    ２電極をさらに具備することを特徴とする請求項１記載
    の半導体装置。
  5. 【請求項５】 前記第２電極は金属より構成されること
    を特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記接続パッド層は第１導電型不純物が
    ドーピングされているポリシリコンから構成されること
    を特徴とする請求項１記載の半導体装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板内に互いに一定した間隔をおいて形成さ
    れている第１導電型のソース領域およびドレイン領域と
    ゲート絶縁膜を介して前記半導体基板上に形成されてい
    るゲート電極とを有する少なくとも一つの第１導電型Ｍ
    ＯＳトランジスタと、 前記第１導電型ＭＯＳトランジスタのゲート電極を覆う
    ように形成されているゲートカバー絶縁層と、 前記第１導電型ＭＯＳトランジスタの前記ソース領域お
    よび前記ゲートカバー絶縁層からなる表面上に形成され
    る第１接続パッド層と、 前記第１導電層ＭＯＳトランジスタの前記ドレイン領域
    および前記ゲートカバー絶縁層からなる表面上に形成さ
    れ、前記第１接続パッド層と電気的に分離される第２接
    続パッド層と、 前記半導体基板内に互いに一定した間隔をおいて形成さ
    れている第２導電型のソース領域およびドレイン領域と
    ゲート絶縁膜を介して前記半導体基板上に形成されてい
    るゲート電極とを有する少なくとも一つの第２導電型Ｍ
    ＯＳトランジスタと、 前記第１接続パッド層および前記第２接続パッド層と前
    記第２導電型ＭＯＳトランジスタの前記ソース領域およ
    び前記ドレイン領域をそれぞれ露出させる多数の開口部
    を有する層間絶縁層と、 前記開口部を通じて前記第１接続パッド層および前記第
    ２接続パッド層と前記第２導電型ＭＯＳトランジスタの
    前記ソース領域および前記ドレイン領域にそれぞれ接続
    される多数の電極とを具備することを特徴とする半導体
    装置。
  8. 【請求項８】 前記第１接続パッド層および前記第２接
    続パッド層は第１導電型不純物がドーピングされたポリ
    シリコンから構成されることを特徴とする請求項７記載
    の半導体装置。
  9. 【請求項９】 半導体基板と、 それぞれソース、ドレインおよびゲートを有する第１導
    電型トランジスタと第１導電型トランジスタのソース領
    域およびドレイン領域の上部に形成されてコンタクトマ
    ージンを増加させる多数の第１導電型接続パッド層を含
    んで構成されるセルアレイ部と、 それぞれソース、ドレインおよびゲートを有する多数の
    第１導電型トランジスタおよび第２導電型トランジスタ
    と、前記第１導電型トランジスタのソース領域およびド
    レイン領域の上部に形成されてコンタクトマージンを増
    加させる多数の第１導電型接続パッド層を含んで構成さ
    れる周辺回路部とを具備することを特徴とする半導体メ
    モリ装置。
  10. 【請求項１０】 前記セルアレイ部および前記周辺回路
    部にともに含まれる第１導電型トランジスタは、ＬＤＤ
    （light doped drain ）構造のソース／ドレイン領域を
    有するＮＭＯＳトランジスタであることを特徴とする請
    求項９記載の半導体メモリ装置。
  11. 【請求項１１】 前記周辺回路部に含まれる第２導電型
    トランジスタは、ＳＤ（single drain）構造のＰＭＯＳ
    トランジスタであることを特徴とする請求項９記載の半
    導体メモリ装置。
  12. 【請求項１２】 少なくとも一つの第１導電型領域と少
    なくとも一つの第２導電型領域を含む半導体装置を製造
    する方法において、 第１導電型領域と第２導電型領域を形成するための部位
    が限定されている半導体基板上に絶縁膜を形成する工程
    と、 前記第１導電型領域の形成部位を露出させ、第２導電型
    領域の形成部位を覆う第１マスクパターンを形成する工
    程と、 前記半導体基板が有する形態的特徴によって、露出され
    た部位に形成されている前記絶縁膜を異方性食刻する工
    程と、 前記第１マスクパターンを取り除く工程と、 前記結果物の全面に接続パッド層形成のための第１物質
    層を形成する工程と、 前記第１物質層の下部に残存する前記絶縁膜を不純物注
    入防止マスクとして使用しながら第１導電型不純物を注
    入する工程と、 前記第１物質層をパタニングして前記第１導電型領域の
    上部に接続パッド層を形成する工程と、 前記第２導電型領域の形成部位を露出させ、前記第１導
    電型領域の形成部位を遮断させる第２マスクパターンを
    形成する工程と、 前記第２マスクパターンを不純物注入防止マスクとして
    使用しながら第２導電型不純物を注入する工程とを含ん
    で構成されることを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 前記第２導電型不純物を注入する工程
    前に、前記第２マスクパターンにより露出された部位に
    形成されている前記絶縁膜を前記半導体基板が有する形
    態に従って異方性食刻する工程をさらに具備することを
    特徴とする請求項１２記載の半導体装置の製造方法。
  14. 【請求項１４】 前記第２導電型不純物を注入する工程
    後、 前記第２マスクパターンを取り除く工程と、 前記結果物の全面上に前記接続パッド層および前記第２
    導電型領域を露出させる多数の開口部を有する層間絶縁
    層を形成する工程とをさらに具備することを特徴とする
    請求項１２記載の半導体装置の製造方法。
  15. 【請求項１５】 前記接続パッド層として前記第１物質
    層を形成する工程はポリシリコンを蒸着させる工程であ
    ることを特徴とする請求項１２記載の半導体装置の製造
    方法。
  16. 【請求項１６】 前記絶縁膜を形成する工程前に、 半導体基板上にアクティブ領域および素子分離領域を選
    択的に限定する工程と、 前記結果物上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極用第２物質層およびキ
    ャップ絶縁層を順次に形成する工程と、 前記結果物上にゲート電極を限定するゲートマスクパタ
    ーンを形成する工程と、 前記ゲートマスクパターンを食刻防止マスクとして使用
    しながら前記キャップ絶縁層、前記第２物質層および前
    記ゲート絶縁膜を順次かつ選択的に食刻する工程とをさ
    らに含み、 前記絶縁膜を異方性食刻する工程により各ゲート電極の
    側壁にスペーサが形成されることを特徴とする請求項１
    ２記載の半導体装置の製造方法。
  17. 【請求項１７】 前記絶縁膜を形成する工程前に、 第１導電型領域と第２導電型領域を形成するための部位
    が限定されている前記半導体基板上に第１導電型不純物
    をドーピングする工程をさらに含むことを特徴とする請
    求項１６記載の半導体装置の製造方法。
  18. 【請求項１８】 少なくとも一つの第１導電型領域と少
    なくとも一つの第２導電型領域を含む半導体装置を製造
    する方法において、 第１導電型領域と第２導電型領域を形成するための部位
    が限定されている半導体基板上に絶縁膜を形成する工程
    と、 前記第２導電型領域の形成部位を露出させ、前記第１導
    電型領域の形成部位を遮断させる第１マスクパターンを
    形成する工程と、 前記第１マスクパターンを食刻防止マスクとして使用し
    ながら、前記絶縁膜をその下部構造の形態によって異方
    性食刻する工程と、 前記第１マスクパターンを取り除く工程と、 食刻された前記絶縁膜を不純物注入防止マスクとして使
    用しながら第２導電型不純物を注入する工程と、 前記第１導電型領域の形成部位を露出させ、前記第２導
    電型領域の形成部位を覆う第２マスクパターンを形成す
    る工程と、 前記半導体基板が有する形態的特徴に応じて、露出され
    た部位に形成されている前記絶縁膜を異方性食刻する工
    程と、 前記第２マスクパターンを取り除く工程と、 前記結果物の全面に接続パッド層形成のための第１物質
    層を形成する工程と、 前記第１物質層の下部に残存する前記絶縁膜を不純物注
    入防止マスクとして使用しながら第１導電型不純物を注
    入する工程と、 前記第１物質層をパタニングして前記第１導電型領域の
    上部に接続パッド層を形成する工程とを含むことを特徴
    とする半導体装置の製造方法。
  19. 【請求項１９】 前記接続パッド層を形成する工程後、 前記結果物の全面に前記接続パッド層および前記第２導
    電型領域を露出させる多数の開口部を有する層間絶縁層
    を形成する工程をさらに具備することを特徴とする請求
    項１８記載の半導体装置の製造方法。
  20. 【請求項２０】 前記第１物質層はポリシリコンである
    ことを特徴とする請求項１８記載の半導体装置の製造方
    法。
  21. 【請求項２１】 前記絶縁膜を形成する工程前に、 半導体基板にアクティブ領域および素子分離領域を選択
    的に限定する工程と、前記結果物上にゲート絶縁膜を形
    成する工程と、 前記ゲート絶縁膜上にゲート電極用第２物質層およびキ
    ャップ絶縁層を順次に形成する工程と、 前記結果物上にゲート電極を限定するゲートマスクパタ
    ーンを形成する工程と、 前記ゲートマスクパターンを食刻防止マスクとして使用
    しながら前記キャップ絶縁層、第２物質層およびゲート
    絶縁膜を順次かつ選択的に食刻する工程とをさらに含
    み、 前記絶縁膜を異方性食刻する工程により各ゲート電極の
    側壁にスペーサが形成されることを特徴とする請求項１
    ８記載の半導体装置の製造方法。
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