JPH07202166A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07202166A JPH07202166A JP5337686A JP33768693A JPH07202166A JP H07202166 A JPH07202166 A JP H07202166A JP 5337686 A JP5337686 A JP 5337686A JP 33768693 A JP33768693 A JP 33768693A JP H07202166 A JPH07202166 A JP H07202166A
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- JP
- Japan
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- polycrystalline silicon
- layer
- film
- boron
- electrode
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明はポリサイド構造の電極配線を有する半
導体装置において、下層の多結晶シリコン層と上層の金
属シリサイド界面のボロン濃度の低下を抑制する。 【構成】ポリサイド電極を構成するＰ+ 型多結晶シリコ
ン層６とタングステンシリサイド層１３の上部および電
極側面を窒化膜９，９Ａで覆う。
導体装置において、下層の多結晶シリコン層と上層の金
属シリサイド界面のボロン濃度の低下を抑制する。 【構成】ポリサイド電極を構成するＰ+ 型多結晶シリコ
ン層６とタングステンシリサイド層１３の上部および電
極側面を窒化膜９，９Ａで覆う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高速動作が可能なバイポーラトランジスタやＭＯＳトラ
ンジスタに適用して有効な電極配線を有する半導体装置
に関する。
高速動作が可能なバイポーラトランジスタやＭＯＳトラ
ンジスタに適用して有効な電極配線を有する半導体装置
に関する。
【０００２】
【従来の技術】バイポーラトランジスタにおいて高速ス
イッチング性能を得る為には性能指標のひとつである最
高発振周波数（以下ｆmax と略記す）を向上する必要が
ある。尚ｆmax は次式で与えられる。
イッチング性能を得る為には性能指標のひとつである最
高発振周波数（以下ｆmax と略記す）を向上する必要が
ある。尚ｆmax は次式で与えられる。
【０００３】ｆmax ＝｛ｆT ／（８πＲB ＣBC）｝0.5 ここでｆT はしゃ断周波数、ＲB はベース抵抗、ＣBCは
ベース・コレクタ間容量を表す。ｆmax を向上させるた
めには上式より明かなように、しゃ断周波数ｆT を高く
し、ベース・コレクタ間容量ＣBCを小さくし、ベース抵
抗ＲB を減少させることが必要である。従来、しゃ断周
波数ｆT の向上の為、熱処理およびイオン注入条件の見
直しにより縦方向の接合の深さ、特にベース層の浅接合
化が行われてきた。
ベース・コレクタ間容量を表す。ｆmax を向上させるた
めには上式より明かなように、しゃ断周波数ｆT を高く
し、ベース・コレクタ間容量ＣBCを小さくし、ベース抵
抗ＲB を減少させることが必要である。従来、しゃ断周
波数ｆT の向上の為、熱処理およびイオン注入条件の見
直しにより縦方向の接合の深さ、特にベース層の浅接合
化が行われてきた。
【０００４】また、ベース・エミッタ間容量及びベース
抵抗低減のためには図５に示すように、エミッタ拡散層
１２を多結晶シリコン層６Ａからなるベース電極に対し
て自己整合的に形成するセルフアライン型のバイポーラ
トランジスタ構造を用いて平面方向の素子寸法を縮小す
ることが行われてきた。尚、同図において１はシリコン
基板、３はエピタキシャル層、４はフィールド酸化膜、
１０は酸化シリコン膜、１０Ａは酸化シリコン膜からな
るサイドウオール、１２はエミッタ拡散層、８はベース
拡散層、５はコレクタ拡散層、１１は高濃度のＮ+ 型多
結晶シリコン層、６は高濃度のＰ+ 型多結晶シリコン層
である。
抵抗低減のためには図５に示すように、エミッタ拡散層
１２を多結晶シリコン層６Ａからなるベース電極に対し
て自己整合的に形成するセルフアライン型のバイポーラ
トランジスタ構造を用いて平面方向の素子寸法を縮小す
ることが行われてきた。尚、同図において１はシリコン
基板、３はエピタキシャル層、４はフィールド酸化膜、
１０は酸化シリコン膜、１０Ａは酸化シリコン膜からな
るサイドウオール、１２はエミッタ拡散層、８はベース
拡散層、５はコレクタ拡散層、１１は高濃度のＮ+ 型多
結晶シリコン層、６は高濃度のＰ+ 型多結晶シリコン層
である。
【０００５】近年、バイポーラトランジスタのｆmax の
向上を目的として、更なるベース抵抗低減が必要とな
り、ベース電極にシリサイドまたはポリサイドを用いる
方法が提案されている。しかし、タングステンシリサイ
ド等のシリサイド膜を高濃度のボロンを含んだ多結晶シ
リコン膜上に接触させて高温の熱処理を行うと、多結晶
シリコン膜中のボロンがシリサイド膜中に拡散し、シリ
サイド／多結晶シリコン界面付近の多結晶シリコン膜中
のボロン濃度が減少する。この為、シリサイド膜と多結
晶シリコン膜との接合はショットキ接合となり接触抵抗
が増大してしまう。これはＭＯＳＦＥＴのゲート電極の
場合も同様である。
向上を目的として、更なるベース抵抗低減が必要とな
り、ベース電極にシリサイドまたはポリサイドを用いる
方法が提案されている。しかし、タングステンシリサイ
ド等のシリサイド膜を高濃度のボロンを含んだ多結晶シ
リコン膜上に接触させて高温の熱処理を行うと、多結晶
シリコン膜中のボロンがシリサイド膜中に拡散し、シリ
サイド／多結晶シリコン界面付近の多結晶シリコン膜中
のボロン濃度が減少する。この為、シリサイド膜と多結
晶シリコン膜との接合はショットキ接合となり接触抵抗
が増大してしまう。これはＭＯＳＦＥＴのゲート電極の
場合も同様である。
【０００６】上記問題点を解決するため下層の多結晶シ
リコン膜だけでなく、上層のシリサイド膜中にも高濃度
にボロンをイオン注入法等を用いて導入し、熱処理を行
っても多結晶シリコン膜中のボロンがシリサイド膜中へ
拡散するのを抑制する方法が提案されている。しかし、
この方法も後工程の熱処理温度が８５０℃以上、また処
理時間が３０分以上と長くなると接触抵抗の増加がみら
れ、限られた製造条件の下でしか用いることができな
い。また上記イオン注入法以外に特開平４−１５００３
７号公報に述べられているように、シリサイド膜表面に
ボロンを含むシリコン酸化膜（ＢＳＧ）を４５０℃前後
の低温で形成する方法も提案されている。
リコン膜だけでなく、上層のシリサイド膜中にも高濃度
にボロンをイオン注入法等を用いて導入し、熱処理を行
っても多結晶シリコン膜中のボロンがシリサイド膜中へ
拡散するのを抑制する方法が提案されている。しかし、
この方法も後工程の熱処理温度が８５０℃以上、また処
理時間が３０分以上と長くなると接触抵抗の増加がみら
れ、限られた製造条件の下でしか用いることができな
い。また上記イオン注入法以外に特開平４−１５００３
７号公報に述べられているように、シリサイド膜表面に
ボロンを含むシリコン酸化膜（ＢＳＧ）を４５０℃前後
の低温で形成する方法も提案されている。
【０００７】またテー フジイ（Ｔ．Ｆｕｊｉｉ）等に
より１９９２年のインターナショナル エレクトロン
デバイス ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）ｐｐ８４５〜８４８，で述べられているように、シ
リサイド層表面に多結晶シリコン層を形成した後に、こ
の多結晶シリコン層上に酸化シリコン膜を形成した構造
を用いることにより、下層の多結晶シリコン層に含まれ
たボロンが後工程の熱処理でシリサイド層中へ拡散し再
分布するのを防ぐ方法も提案されている。これは以下の
理由に基づいている。
より１９９２年のインターナショナル エレクトロン
デバイス ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）ｐｐ８４５〜８４８，で述べられているように、シ
リサイド層表面に多結晶シリコン層を形成した後に、こ
の多結晶シリコン層上に酸化シリコン膜を形成した構造
を用いることにより、下層の多結晶シリコン層に含まれ
たボロンが後工程の熱処理でシリサイド層中へ拡散し再
分布するのを防ぐ方法も提案されている。これは以下の
理由に基づいている。
【０００８】即ち、酸化膜／タングステンシリサイド界
面でのボロンの凝集は、界面でＢ−Ｏ相が形成されやす
いことによって生じる。従って、タングステンシリサイ
ド層上に直接酸化膜を形成せずに、両者の間に多結晶シ
リコン層を挿入すればＢ−Ｏ相の形成が抑制されタング
ステンシリサイド層下の多結晶シリコン層からボロンの
吸い出しが少なくなり、タングステンシリサイド／多結
晶シリコン界面のボロン濃度を高く維持できるというも
のである。以下図６を用いて説明する。
面でのボロンの凝集は、界面でＢ−Ｏ相が形成されやす
いことによって生じる。従って、タングステンシリサイ
ド層上に直接酸化膜を形成せずに、両者の間に多結晶シ
リコン層を挿入すればＢ−Ｏ相の形成が抑制されタング
ステンシリサイド層下の多結晶シリコン層からボロンの
吸い出しが少なくなり、タングステンシリサイド／多結
晶シリコン界面のボロン濃度を高く維持できるというも
のである。以下図６を用いて説明する。
【０００９】まず図６（ａ）に示すように、Ｐ型のシリ
コン基板１上にＮ+ 型埋込み層２およびＮ型エピタキシ
ャル層３を順次形成する。
コン基板１上にＮ+ 型埋込み層２およびＮ型エピタキシ
ャル層３を順次形成する。
【００１０】次に、３００〜６００ｎｍの厚さのフィー
ルド酸化膜４を選択的に形成する。そして、イオン注入
法を用い、Ｎ+ 型埋込み層２にまで達するようにコレク
タ拡散層５を形成する。次に、フォトエッチ法を用い、
活性ベース領域上の酸化膜を除去した後、１００〜３０
０ｎｍの厚さのボロンを含むＰ+ 型多結晶シリコン層６
を成長する。多結晶シリコン層へのボロンの導入は例え
ばイオン注入法でエネルギ５〜１０ｋｅＶ、５Ｘ１０15
〜１Ｘ１０16の注入条件で行う。尚、ボロンは多結晶シ
リコン層を形成中に導入する方法でもよい。
ルド酸化膜４を選択的に形成する。そして、イオン注入
法を用い、Ｎ+ 型埋込み層２にまで達するようにコレク
タ拡散層５を形成する。次に、フォトエッチ法を用い、
活性ベース領域上の酸化膜を除去した後、１００〜３０
０ｎｍの厚さのボロンを含むＰ+ 型多結晶シリコン層６
を成長する。多結晶シリコン層へのボロンの導入は例え
ばイオン注入法でエネルギ５〜１０ｋｅＶ、５Ｘ１０15
〜１Ｘ１０16の注入条件で行う。尚、ボロンは多結晶シ
リコン層を形成中に導入する方法でもよい。
【００１１】次に、金属シリサイド層、例えばタングス
テンシリサイド層１３を公知のスパッタ法を用いて厚さ
１００〜２００ｎｍに形成する。尚、タングステンシリ
サイド層１３中にはボロンをイオン注入法を用いて導入
してもよい。次に多結晶シリコン膜１４Ａを２０〜８０
ｎｍの厚さに形成する。次に酸化シリコン膜１０をＬＰ
ＣＶＤ法を用いて厚さ１００〜２００ｎｍに形成する。
次に、これらを所定の形状にパターニングし、多結晶シ
リコン層６，１４Ａ及びタングステンシリサイド層１３
からなるベース引き出し用電極を形成する。次に全面に
多結晶シリコン膜１４Ｂを２０〜８０ｎｍに成長する。
次に基板表面をドライエッチングし図６（ｂ）に示すよ
うに、ベース引き出し電極側面に多結晶シリコン膜１４
Ｂを残す。
テンシリサイド層１３を公知のスパッタ法を用いて厚さ
１００〜２００ｎｍに形成する。尚、タングステンシリ
サイド層１３中にはボロンをイオン注入法を用いて導入
してもよい。次に多結晶シリコン膜１４Ａを２０〜８０
ｎｍの厚さに形成する。次に酸化シリコン膜１０をＬＰ
ＣＶＤ法を用いて厚さ１００〜２００ｎｍに形成する。
次に、これらを所定の形状にパターニングし、多結晶シ
リコン層６，１４Ａ及びタングステンシリサイド層１３
からなるベース引き出し用電極を形成する。次に全面に
多結晶シリコン膜１４Ｂを２０〜８０ｎｍに成長する。
次に基板表面をドライエッチングし図６（ｂ）に示すよ
うに、ベース引き出し電極側面に多結晶シリコン膜１４
Ｂを残す。
【００１２】次に、図６（ｃ）に示すように活性ベース
領域にボロンイオンを１０ｋｅＶ、５Ｘ１０13ｃｍ-2の
条件で注入しベース拡散層８を形成する。次に、ベース
引き出し用電極の側面に１００〜３００ｎｍの厚さの酸
化膜シリコンからなるサイドウオール１０Ａを公知の技
術により形成する。この結果タングステンポリサイドベ
ース引き出し電極は酸化膜で上面および側面が覆われ
る。
領域にボロンイオンを１０ｋｅＶ、５Ｘ１０13ｃｍ-2の
条件で注入しベース拡散層８を形成する。次に、ベース
引き出し用電極の側面に１００〜３００ｎｍの厚さの酸
化膜シリコンからなるサイドウオール１０Ａを公知の技
術により形成する。この結果タングステンポリサイドベ
ース引き出し電極は酸化膜で上面および側面が覆われ
る。
【００１３】次に、Ｎ型不純物、例えばヒ素を含むＮ+
型多結晶シリコン層１１を厚さ２００〜３００ｎｍ堆積
しエミッタ引き出し電極を形成する。次に、９００〜９
５０℃の１０分の窒素雰囲気中の熱処理を行いエミッタ
拡散層１２を形成する。この後は、図示していないが、
公知のように層間絶縁膜、電極形成等を行い、バイポー
ラトランジスタを完成させる。
型多結晶シリコン層１１を厚さ２００〜３００ｎｍ堆積
しエミッタ引き出し電極を形成する。次に、９００〜９
５０℃の１０分の窒素雰囲気中の熱処理を行いエミッタ
拡散層１２を形成する。この後は、図示していないが、
公知のように層間絶縁膜、電極形成等を行い、バイポー
ラトランジスタを完成させる。
【００１４】
【発明が解決しようとする課題】前者のボロンを含む酸
化シリコン膜（ＢＳＧ）をシリサイド膜表面に形成する
方法では、熱処理によるシリサイドと多結晶シリコンと
の接触抵抗増大を生じさせないためには少なくともＢＳ
Ｇ中のボロン濃度が１０モル％以上必要である。しかし
ながら、この濃度のＢＳＧ膜をシリサイド膜の表面（例
えば図１の９の部分）に適用すると、後工程のエミッタ
押し込み等の熱処理でＢＳＧ膜中のボロンがエミッタ形
成用の多結晶シリコン層１１に拡散しエミッタ電極の抵
抗増加やエミッタ接合不良を生じるという問題点があ
る。
化シリコン膜（ＢＳＧ）をシリサイド膜表面に形成する
方法では、熱処理によるシリサイドと多結晶シリコンと
の接触抵抗増大を生じさせないためには少なくともＢＳ
Ｇ中のボロン濃度が１０モル％以上必要である。しかし
ながら、この濃度のＢＳＧ膜をシリサイド膜の表面（例
えば図１の９の部分）に適用すると、後工程のエミッタ
押し込み等の熱処理でＢＳＧ膜中のボロンがエミッタ形
成用の多結晶シリコン層１１に拡散しエミッタ電極の抵
抗増加やエミッタ接合不良を生じるという問題点があ
る。
【００１５】一方、図６で説明した後者のシリサイド層
上に多結晶シリコンと酸化シリコン膜を形成する解決策
では、バイポーラトランジスタを形成した場合次のよう
な問題が生じる。
上に多結晶シリコンと酸化シリコン膜を形成する解決策
では、バイポーラトランジスタを形成した場合次のよう
な問題が生じる。
【００１６】タングステンポリサイド電極をバイポーラ
トランジスタのベース引き出し電極に用いた場合図６
（ｂ）に示したように、サイドウオール１０Ａ界面での
ボロンの凝集を抑えるために電極上面だけでなく電極側
面にも多結晶シリコン膜１４Ｂを設ける必要がある。し
かしながらこれは製造工程の増加を招くだけでなく、図
６（ｃ）の断面構造図からあきらかなように、ベース電
極側面の多結晶シリコン膜１４Ｂとエミッタ電極の多結
晶シリコン層１１の距離が近ずき矢印×で示したよう
に、両者の電極が短絡しやすくなり歩留まりを大きく低
下させる原因となる。また、ベース電極側面に多結晶シ
リコン膜を残すため図６（ａ），（ｂ）に示すように、
多結晶シリコン膜１４Ｂを成長後全面をドライエッチン
グによってエッチバックを行う。この際多結晶シリコン
膜１４Ｂとシリコン基板との選択比をほとんどとること
ができないため、多結晶シリコン膜１４Ｂとエピタキシ
ャル層３の界面でエッチングを止めることができずエピ
タキシャル層３まで及んでしまう、この結果、エミッタ
形成領域のシリコン基板中に欠陥が導入され接合リーク
の原因なったり、矢印Ｙで示したように、シリコン基板
の掘られ量が大きい場合にはサイドウオール１０Ａ下の
リンクベース領域が十分に形成されず、ベース抵抗が増
加しトランジスタの高速スイッチング特性を大きく劣化
させる。
トランジスタのベース引き出し電極に用いた場合図６
（ｂ）に示したように、サイドウオール１０Ａ界面での
ボロンの凝集を抑えるために電極上面だけでなく電極側
面にも多結晶シリコン膜１４Ｂを設ける必要がある。し
かしながらこれは製造工程の増加を招くだけでなく、図
６（ｃ）の断面構造図からあきらかなように、ベース電
極側面の多結晶シリコン膜１４Ｂとエミッタ電極の多結
晶シリコン層１１の距離が近ずき矢印×で示したよう
に、両者の電極が短絡しやすくなり歩留まりを大きく低
下させる原因となる。また、ベース電極側面に多結晶シ
リコン膜を残すため図６（ａ），（ｂ）に示すように、
多結晶シリコン膜１４Ｂを成長後全面をドライエッチン
グによってエッチバックを行う。この際多結晶シリコン
膜１４Ｂとシリコン基板との選択比をほとんどとること
ができないため、多結晶シリコン膜１４Ｂとエピタキシ
ャル層３の界面でエッチングを止めることができずエピ
タキシャル層３まで及んでしまう、この結果、エミッタ
形成領域のシリコン基板中に欠陥が導入され接合リーク
の原因なったり、矢印Ｙで示したように、シリコン基板
の掘られ量が大きい場合にはサイドウオール１０Ａ下の
リンクベース領域が十分に形成されず、ベース抵抗が増
加しトランジスタの高速スイッチング特性を大きく劣化
させる。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上または半導体基板上に絶縁膜を介して順次
形成された不純物を含む多結晶シリコン層と金属シリサ
イド層とからなる電極配線を有する半導体装置におい
て、前記電極配線の上面および側面が窒化膜で覆われて
いることを特徴とするものである。
半導体基板上または半導体基板上に絶縁膜を介して順次
形成された不純物を含む多結晶シリコン層と金属シリサ
イド層とからなる電極配線を有する半導体装置におい
て、前記電極配線の上面および側面が窒化膜で覆われて
いることを特徴とするものである。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す断面図である。
る。図１は本発明の第１の実施例を示す断面図である。
【００１９】図においてＰ型のシリコン基板１上にＮ+
型埋込み層２及びＮ型エピタキシャル層３が順次形成さ
れている。そして、Ｎ型エピタキシャル層３の表面に
は、素子分離用のフィールド酸化膜４が選択的に形成さ
れている。また、Ｎ型エピタキシャル層３の所定領域に
は、コレクタ拡散層５がＮ+ 型埋込み層２に達するよう
に形成されている。一方、Ｎ型エピタキシャル層３の所
定部分にはベース拡散層８が形成され、その中にさらに
エミッタ拡散層１２が形成されている。また、ベース拡
散層８の両側のＮ型エピタキシャル層３の表面部には外
部ベース拡散層７が形成されている。そして、ベース拡
散層８と接続をとるＰ+ 型多結晶シリコン層６とタング
ステンシリサイド層１３からなるベース引き出し電極が
前記外部ベース拡散層７上方に形成されている。さら
に、このベース引き出し電極６、１３を被覆するように
層間絶縁膜となる窒化膜９と窒化膜のサイドウオール９
Ａが形成され、その上にエミッタ拡散層１２と接続をと
るＮ+ 型多結晶シリコン層１１のエミッタ電極が形成さ
れている。
型埋込み層２及びＮ型エピタキシャル層３が順次形成さ
れている。そして、Ｎ型エピタキシャル層３の表面に
は、素子分離用のフィールド酸化膜４が選択的に形成さ
れている。また、Ｎ型エピタキシャル層３の所定領域に
は、コレクタ拡散層５がＮ+ 型埋込み層２に達するよう
に形成されている。一方、Ｎ型エピタキシャル層３の所
定部分にはベース拡散層８が形成され、その中にさらに
エミッタ拡散層１２が形成されている。また、ベース拡
散層８の両側のＮ型エピタキシャル層３の表面部には外
部ベース拡散層７が形成されている。そして、ベース拡
散層８と接続をとるＰ+ 型多結晶シリコン層６とタング
ステンシリサイド層１３からなるベース引き出し電極が
前記外部ベース拡散層７上方に形成されている。さら
に、このベース引き出し電極６、１３を被覆するように
層間絶縁膜となる窒化膜９と窒化膜のサイドウオール９
Ａが形成され、その上にエミッタ拡散層１２と接続をと
るＮ+ 型多結晶シリコン層１１のエミッタ電極が形成さ
れている。
【００２０】図３は本第１の実施例の構造と図６に示し
た従来例の構造でタングステンシリサイド層１３／多結
晶シリコン層６界面のボロン濃度の比較を示すものであ
る。タングステンシリサイド層１３が酸化膜に接触しな
い本実施例の構造を用いることによりボロンの凝集が生
じないため、界面のボロン濃度を従来例のものよりも約
１０倍高く維持することができコンタクト抵抗を低くで
きる。図３は、実施例中のタングステンシリサイド層１
３とＰ+ 型多結晶シリコン層６とのコンタクト抵抗とア
ニール時間との関係を示すものである。本実施例では従
来例のものよりもコンタクト抵抗を低くでき、かつアニ
ール時間を長くしてもコンタクト抵抗の変動が小さいこ
とが分る。
た従来例の構造でタングステンシリサイド層１３／多結
晶シリコン層６界面のボロン濃度の比較を示すものであ
る。タングステンシリサイド層１３が酸化膜に接触しな
い本実施例の構造を用いることによりボロンの凝集が生
じないため、界面のボロン濃度を従来例のものよりも約
１０倍高く維持することができコンタクト抵抗を低くで
きる。図３は、実施例中のタングステンシリサイド層１
３とＰ+ 型多結晶シリコン層６とのコンタクト抵抗とア
ニール時間との関係を示すものである。本実施例では従
来例のものよりもコンタクト抵抗を低くでき、かつアニ
ール時間を長くしてもコンタクト抵抗の変動が小さいこ
とが分る。
【００２１】次に本第１の実施例の製造方法について図
２を併用して説明する。まず、図２（ａ）に示すよう
に、Ｐ型半導体基板１上にＮ+ 型埋込み層２およびＮ型
エピタキシャル層３を順次全面に形成する。次に、公知
の選択酸化法を用いて３００〜６００ｎｍの厚さの素子
分離用のフィールド酸化膜４を選択的に形成する。そし
て、イオン注入法を用い、前記Ｎ+ 型埋込み層２にまで
達するようにコレクタ拡散層５を形成する。
２を併用して説明する。まず、図２（ａ）に示すよう
に、Ｐ型半導体基板１上にＮ+ 型埋込み層２およびＮ型
エピタキシャル層３を順次全面に形成する。次に、公知
の選択酸化法を用いて３００〜６００ｎｍの厚さの素子
分離用のフィールド酸化膜４を選択的に形成する。そし
て、イオン注入法を用い、前記Ｎ+ 型埋込み層２にまで
達するようにコレクタ拡散層５を形成する。
【００２２】次に、図２（ｂ）に示すように、フォトエ
ッチ法を用い、活性ベース領域上の酸化膜を除去した
後、１００〜３００ｎｍの厚さのボロンを含むＰ+ 型多
結晶シリコン膜６を成長する。多結晶シリコン膜へのボ
ロンの導入は例えばイオン注入法でエネルギ５〜１０ｋ
ｅＶ，５Ｘ１０15〜１Ｘ１０16ｃｍ-2の注入条件で行
う。尚、ボロンは多結晶シリコン膜を形成中に導入する
方法でもよい。次に、金属シリサイド膜、例えばタング
ステンシリサイド膜１３をスパッタ法を用いて厚さ１０
０〜２００ｎｍに形成する。このタングステンシリサイ
ド膜１３中にはボロンをイオン注入法を用いて導入して
もよい。次に窒化膜をＬＰＣＶＤ法を用いて厚さ１００
〜２００ｎｍに形成する。次に、窒化膜９，タングステ
ンシリサイド膜１３及び多結晶シリコン層６を所定の形
状にパターニングし、ベース引き出し用電極を形成す
る。次に、活性ベース領域にボロンを１０ｋｅＶ、５Ｘ
１０13ｃｍ-2の条件でイオン注入しベース拡散層８を形
成する。次に、ベース引き出し用電極の側面に１００〜
３００ｎｍの厚さの窒化膜からなるサイドウオール９Ａ
を公知の技術により形成する。この結果タングステンポ
リサイドのベース引き出し電極は窒化膜で上面および側
面が覆われる。
ッチ法を用い、活性ベース領域上の酸化膜を除去した
後、１００〜３００ｎｍの厚さのボロンを含むＰ+ 型多
結晶シリコン膜６を成長する。多結晶シリコン膜へのボ
ロンの導入は例えばイオン注入法でエネルギ５〜１０ｋ
ｅＶ，５Ｘ１０15〜１Ｘ１０16ｃｍ-2の注入条件で行
う。尚、ボロンは多結晶シリコン膜を形成中に導入する
方法でもよい。次に、金属シリサイド膜、例えばタング
ステンシリサイド膜１３をスパッタ法を用いて厚さ１０
０〜２００ｎｍに形成する。このタングステンシリサイ
ド膜１３中にはボロンをイオン注入法を用いて導入して
もよい。次に窒化膜をＬＰＣＶＤ法を用いて厚さ１００
〜２００ｎｍに形成する。次に、窒化膜９，タングステ
ンシリサイド膜１３及び多結晶シリコン層６を所定の形
状にパターニングし、ベース引き出し用電極を形成す
る。次に、活性ベース領域にボロンを１０ｋｅＶ、５Ｘ
１０13ｃｍ-2の条件でイオン注入しベース拡散層８を形
成する。次に、ベース引き出し用電極の側面に１００〜
３００ｎｍの厚さの窒化膜からなるサイドウオール９Ａ
を公知の技術により形成する。この結果タングステンポ
リサイドのベース引き出し電極は窒化膜で上面および側
面が覆われる。
【００２３】次に、Ｎ型不純物、例えばヒ素を含むＮ+
型多結晶シリコン層１１を厚さ２００〜３００ｎｍに堆
積しパターニングしてエミッタ引き出し電極を形成す
る。次に、９００〜９５０℃１０分の窒素雰囲気中の熱
処理を行いエミッタ拡散層１２を形成する。このように
して図１の断面構造が得られる。この後は、図示してい
ないが、層間絶縁膜、電極形成等を行い、バイポーラト
ランジスタを完成させる。
型多結晶シリコン層１１を厚さ２００〜３００ｎｍに堆
積しパターニングしてエミッタ引き出し電極を形成す
る。次に、９００〜９５０℃１０分の窒素雰囲気中の熱
処理を行いエミッタ拡散層１２を形成する。このように
して図１の断面構造が得られる。この後は、図示してい
ないが、層間絶縁膜、電極形成等を行い、バイポーラト
ランジスタを完成させる。
【００２４】次に、本発明の第２の実施例について説明
する。図１に示す第１の実施例と異なる点はポリサイド
ベース電極上部および電極側面を覆う絶縁膜がボロンを
含む窒化膜（以下ＳｉＢＮ膜と記す）で覆われたことで
ある。窒化膜中にボロンを含ませることにより前記第１
の実施例よりも更にＳｉＢＮ膜／タングステンシリサイ
ド層界面でのボロンの凝集を抑制することができる。こ
の結果タングステンシリサイド層／多結晶シリコン層界
面の接触抵抗を低く保つことができ、窒化膜を用いた場
合と同等或いはそれ以下の低ベース抵抗が得られる。一
方、バイポーラトランジスタの高速スイッチング特性を
改善するには寄生容量の低減も重要である。ＳｉＢＮ膜
の誘電率はＳｉ、ＢおよびＮの組成比によって異なり、
例えばＳｉ0.1 Ｂ0.39Ｎ0.51の誘電率は３．６で酸化膜
の４よりも小さくすることができる。従ってタングステ
ンポリサイドのベース電極上の絶縁膜およびサイドウオ
ールにＳｉＢＮ膜を用いればエミッタ・ベース間容量を
低減でき、この寄生容量充放電時間も短縮できる。
する。図１に示す第１の実施例と異なる点はポリサイド
ベース電極上部および電極側面を覆う絶縁膜がボロンを
含む窒化膜（以下ＳｉＢＮ膜と記す）で覆われたことで
ある。窒化膜中にボロンを含ませることにより前記第１
の実施例よりも更にＳｉＢＮ膜／タングステンシリサイ
ド層界面でのボロンの凝集を抑制することができる。こ
の結果タングステンシリサイド層／多結晶シリコン層界
面の接触抵抗を低く保つことができ、窒化膜を用いた場
合と同等或いはそれ以下の低ベース抵抗が得られる。一
方、バイポーラトランジスタの高速スイッチング特性を
改善するには寄生容量の低減も重要である。ＳｉＢＮ膜
の誘電率はＳｉ、ＢおよびＮの組成比によって異なり、
例えばＳｉ0.1 Ｂ0.39Ｎ0.51の誘電率は３．６で酸化膜
の４よりも小さくすることができる。従ってタングステ
ンポリサイドのベース電極上の絶縁膜およびサイドウオ
ールにＳｉＢＮ膜を用いればエミッタ・ベース間容量を
低減でき、この寄生容量充放電時間も短縮できる。
【００２５】ＳｉＢＮ膜の形成方法および条件は例え
ば、平行平板型プラズマＣＶＤ装置を用い、ＳｉＨ4 −
Ｂ2 Ｈ6 −ＮＨ3 −Ａｒの混合ガスから生成され、トー
タルガス流量７００ｓｃｃｍ，成長温度３５０Ｃ，ＲＦ
電力密度１Ｗ／ｃｍ2 である。
ば、平行平板型プラズマＣＶＤ装置を用い、ＳｉＨ4 −
Ｂ2 Ｈ6 −ＮＨ3 −Ａｒの混合ガスから生成され、トー
タルガス流量７００ｓｃｃｍ，成長温度３５０Ｃ，ＲＦ
電力密度１Ｗ／ｃｍ2 である。
【００２６】次に、本発明をＰ型ＭＯＳＦＥＴのゲート
電極に適用した第３の実施例について図７を用いて説明
する。
電極に適用した第３の実施例について図７を用いて説明
する。
【００２７】図７において、Ｐ型シリコン基板１上には
Ｎ型ウエル２０とＰ型ソース・ドレイン２１とフィール
ド酸化膜４が形成されており、更にゲート酸化膜を介し
て厚さ１００〜２００ｎｍのＰ型多結晶シリコン層２２
とタングステンシリサイド層１３とからなるゲート電極
が形成され、このゲート電極の上面及び側面には厚さ５
０〜２００ｎｍの窒化膜９と窒化膜からなるサイドウオ
ール９Ａとが形成されている。
Ｎ型ウエル２０とＰ型ソース・ドレイン２１とフィール
ド酸化膜４が形成されており、更にゲート酸化膜を介し
て厚さ１００〜２００ｎｍのＰ型多結晶シリコン層２２
とタングステンシリサイド層１３とからなるゲート電極
が形成され、このゲート電極の上面及び側面には厚さ５
０〜２００ｎｍの窒化膜９と窒化膜からなるサイドウオ
ール９Ａとが形成されている。
【００２８】従来技術の項で述べたように酸化膜に覆わ
れるタングステンシリサイド等のシリサイド膜を高濃度
のボロンを含んだ多結晶シリコン膜上に接触させて、高
温の熱処理を行うと多結晶シリコン膜中のボロンがシリ
サイド膜中に拡散し、シリサイド／多結晶シリコン界面
付近の多結晶シリコン膜中のボロン濃度が減少する。こ
のため、シリサイドと多結晶シリコンとの接合はショッ
トキ接合となり接触抵抗が増大してしまう。またタング
ステンポリサイドのゲート電極ではボロンの再分布によ
り多結晶シリコン膜中のボロン濃度が下がりトランジス
タのチャネルをオンさせた場合多結晶シリコン膜側にも
空乏層が延び、いわゆるゲートの空乏化が起こりドレイ
ン電流の減少を招く。
れるタングステンシリサイド等のシリサイド膜を高濃度
のボロンを含んだ多結晶シリコン膜上に接触させて、高
温の熱処理を行うと多結晶シリコン膜中のボロンがシリ
サイド膜中に拡散し、シリサイド／多結晶シリコン界面
付近の多結晶シリコン膜中のボロン濃度が減少する。こ
のため、シリサイドと多結晶シリコンとの接合はショッ
トキ接合となり接触抵抗が増大してしまう。またタング
ステンポリサイドのゲート電極ではボロンの再分布によ
り多結晶シリコン膜中のボロン濃度が下がりトランジス
タのチャネルをオンさせた場合多結晶シリコン膜側にも
空乏層が延び、いわゆるゲートの空乏化が起こりドレイ
ン電流の減少を招く。
【００２９】従って図７に示したように、本発明の構造
をポリサイドのゲート電極に適用すればゲートの空乏化
を防止できドレイン電流の減少を無くすことができる。
をポリサイドのゲート電極に適用すればゲートの空乏化
を防止できドレイン電流の減少を無くすことができる。
【００３０】図８はその効果を表すＰ型ＭＯＳＦＥＴの
ドレイン電圧−電流特性を示す。またタングステンシリ
サイド／多結晶シリコン界面の接触抵抗増加も防止でき
るのでゲート入力容量の充放電時間を短くできる。尚、
この第３の実施例ではＰ型ＭＯＳＦＥＴについてのみ述
べたが本発明をＮ型ＭＯＳＦＥＴにも同様に適用でき
る。
ドレイン電圧−電流特性を示す。またタングステンシリ
サイド／多結晶シリコン界面の接触抵抗増加も防止でき
るのでゲート入力容量の充放電時間を短くできる。尚、
この第３の実施例ではＰ型ＭＯＳＦＥＴについてのみ述
べたが本発明をＮ型ＭＯＳＦＥＴにも同様に適用でき
る。
【００３１】
【発明の効果】以上説明したように本発明によれば、ポ
リサイド構造のベース電極を有するバイポーラトランジ
スタにおいて、ベース電極上部および電極側面を窒化膜
又はボロンを含む窒化膜で覆うことによって下層多結晶
シリコンと上層金属シリサイド界面のボロン濃度低下を
抑制でき、ベース抵抗増大を防止し、高速スイッチング
可能のバイポーラトランジスタが実現できる。また、本
発明をＭＯＳＦＥＴのゲート電極に適用することにより
ゲート電極の空乏化が防止でき良好なＭＯＳトランジス
タ特性を得ることができる。
リサイド構造のベース電極を有するバイポーラトランジ
スタにおいて、ベース電極上部および電極側面を窒化膜
又はボロンを含む窒化膜で覆うことによって下層多結晶
シリコンと上層金属シリサイド界面のボロン濃度低下を
抑制でき、ベース抵抗増大を防止し、高速スイッチング
可能のバイポーラトランジスタが実現できる。また、本
発明をＭＯＳＦＥＴのゲート電極に適用することにより
ゲート電極の空乏化が防止でき良好なＭＯＳトランジス
タ特性を得ることができる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
【図３】実施例と従来例とのポリサイド電極の深さ方向
のボロン濃度分布を示す図。
のボロン濃度分布を示す図。
【図４】実施例と従来例とのポリサイド電極／シリコン
基板のコンタンクト抵抗とアニール時間との関係を示す
図。
基板のコンタンクト抵抗とアニール時間との関係を示す
図。
【図５】従来の半導体装置の一例の断面図。
【図６】他の従来例の製造方法を説明するための半導体
チップの断面図。
チップの断面図。
【図７】本発明の第３の実施例の断面図。
【図８】第３の実施例の効果を説明するためのゲート電
圧とドレイン電極との関係を示す図。
圧とドレイン電極との関係を示す図。
１ シリコン基板 ２ Ｎ+ 型埋込み層 ３ Ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ コレクタ拡散層 ６ Ｐ+ 型多結晶シリコン層 ７ 外部ベース拡散層 ８ ベース拡散層 ９ 窒化膜 ９Ａ サイドウオール １０ 酸化シリコン膜 １０Ａ サイドウオール １１ Ｎ+ 型多結晶シリコン層 １２ エミッタ拡散層 １３ タングステンシリサイド層 １４Ａ，１４Ｂ 多結晶シリコン膜 ２０ Ｎ型ウエル ２１ Ｐ型ソース・ドレイン ２２ Ｐ型多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 半導体基板上または半導体基板上に絶縁
膜を介して順次形成された不純物を含む多結晶シリコン
層と金属シリサイド層とからなる電極配線を有する半導
体装置において、前記電極配線の上面および側面が窒化
膜で覆われていることを特徴とする半導体装置。 - 【請求項２】 前記窒化膜が前記多結晶シリコン層と同
一の不純物を含む請求項１記載の半導体装置。 - 【請求項３】 前記金属シリサイド層が前記多結晶シリ
コン層と同一の不純物を含む請求項１または請求項２記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337686A JP2803548B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
| US08/358,456 US5600177A (en) | 1993-12-28 | 1994-12-19 | Semiconductor device having an electrically conductive layer including a polycrystalline layer containing an impurity and a metallic silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337686A JP2803548B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202166A true JPH07202166A (ja) | 1995-08-04 |
| JP2803548B2 JP2803548B2 (ja) | 1998-09-24 |
Family
ID=18311016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337686A Expired - Fee Related JP2803548B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5600177A (ja) |
| JP (1) | JP2803548B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306025A (ja) * | 2000-08-03 | 2007-11-22 | Agere Systems Guardian Corp | エミッタ−ベーススペーサ領域中に低ｋ材料を有するバイポーラトランジスタの作製方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3380086B2 (ja) * | 1995-05-26 | 2003-02-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5998257A (en) * | 1997-03-13 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry |
| US6211562B1 (en) * | 1999-02-24 | 2001-04-03 | Micron Technology, Inc. | Homojunction semiconductor devices with low barrier tunnel oxide contacts |
| US6346467B1 (en) * | 1999-09-02 | 2002-02-12 | Advanced Micro Devices, Inc. | Method of making tungsten gate MOS transistor and memory cell by encapsulating |
| SE517833C2 (sv) * | 1999-11-26 | 2002-07-23 | Ericsson Telefon Ab L M | Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden |
| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| CN105990404A (zh) * | 2015-01-30 | 2016-10-05 | 张家港意发功率半导体有限公司 | 防漏电的功率器件及其制造方法 |
| CN111180311B (zh) * | 2019-11-15 | 2022-08-09 | 深圳第三代半导体研究院 | 一种降低GaN衬底与外延层界面处Si浓度的方法 |
Citations (4)
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| JPS6223134A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62261145A (ja) * | 1986-05-07 | 1987-11-13 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH05259106A (ja) * | 1992-03-12 | 1993-10-08 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214168A (ja) * | 1988-02-23 | 1989-08-28 | Nec Corp | 半導体装置及びその製造方法 |
| US4990365A (en) * | 1988-08-17 | 1991-02-05 | Siemens Aktiengesellschaft | Method for producing silicon boronitride layers |
| JPH04150037A (ja) * | 1990-10-15 | 1992-05-22 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5121184A (en) * | 1991-03-05 | 1992-06-09 | Hewlett-Packard Company | Bipolar transistor containing a self-aligned emitter contact and method for forming transistor |
-
1993
- 1993-12-28 JP JP5337686A patent/JP2803548B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-19 US US08/358,456 patent/US5600177A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220374A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体集積回路装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2803548B2 (ja) | 1998-09-24 |
| US5600177A (en) | 1997-02-04 |
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