JPH07210499A - バスドライバ選択方式 - Google Patents
バスドライバ選択方式Info
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- JPH07210499A JPH07210499A JP173694A JP173694A JPH07210499A JP H07210499 A JPH07210499 A JP H07210499A JP 173694 A JP173694 A JP 173694A JP 173694 A JP173694 A JP 173694A JP H07210499 A JPH07210499 A JP H07210499A
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- 238000010187 selection method Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
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- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】本発明は、拡張基板にＣＰＵの多重バスを配線
し、メイン基板、拡張基板それぞれにアドレス保持用Ｉ
Ｃ、データトランシーバＩＣを配置した場合に、バスの
衝突が起こらないように、バスの使用権を調停するため
の機能を設けたことを特徴とする。 【構成】ＣＰＵ２がメイン基板１上のアクセスデバイス
１６へのアクセスを行なう場合は、対応するアドレスが
アドレス保持用ＩＣ９を介して出力され、それに合せて
アクセス選択信号６が出力される。その後、ＣＰＵ２の
データ入出力タイミングに於いてデータ有効信号８が出
力されると、アドレスデコードＩＣ１１よれトランシー
バ出力有効信号１４が出力され、メイン基板１上のデー
タトランシーバＩＣ１０のデータ出力のみが有効とな
る。
し、メイン基板、拡張基板それぞれにアドレス保持用Ｉ
Ｃ、データトランシーバＩＣを配置した場合に、バスの
衝突が起こらないように、バスの使用権を調停するため
の機能を設けたことを特徴とする。 【構成】ＣＰＵ２がメイン基板１上のアクセスデバイス
１６へのアクセスを行なう場合は、対応するアドレスが
アドレス保持用ＩＣ９を介して出力され、それに合せて
アクセス選択信号６が出力される。その後、ＣＰＵ２の
データ入出力タイミングに於いてデータ有効信号８が出
力されると、アドレスデコードＩＣ１１よれトランシー
バ出力有効信号１４が出力され、メイン基板１上のデー
タトランシーバＩＣ１０のデータ出力のみが有効とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、プラント等の制御装置
を構成するＣＰＵモジュールについて、１つのＣＰＵの
データバスを複数のバスドライバがドライブする場合の
バス使用権の調停手段に特徴をもつバスドライバ選択方
式に関する。
を構成するＣＰＵモジュールについて、１つのＣＰＵの
データバスを複数のバスドライバがドライブする場合の
バス使用権の調停手段に特徴をもつバスドライバ選択方
式に関する。
【０００２】
【従来の技術】プラント等の制御装置は、通常、ＣＰＵ
チップを制御中枢とする複数のＩＣ，ＬＳＩ等の半導体
チップが基板上に実装されて実現される。従来、この種
装置の制御回路に於いて、同一多重バスで時分割により
アドレス・データ双方の入出力を行なうＣＰＵを用いる
場合、図２に示すような回路構成が採られる。
チップを制御中枢とする複数のＩＣ，ＬＳＩ等の半導体
チップが基板上に実装されて実現される。従来、この種
装置の制御回路に於いて、同一多重バスで時分割により
アドレス・データ双方の入出力を行なうＣＰＵを用いる
場合、図２に示すような回路構成が採られる。
【０００３】図２は多重バスを持つＣＰＵを用いたＣＰ
Ｕモジュールの基本構成を示すブロック図である。図２
に於いて、１は上記制御装置の構成要素をなす各種の回
路素子が実装されるメイン基板、２は同装置全体の制御
を司るＣＰＵ、３は多重バスである。４，５，８はそれ
ぞれＣＰＵ１から出力される制御信号であり、４はアド
レスの出力タイミングを知らせるアドレス有効信号、５
はデータの入出力方向を知らせる入出力制御信号、８は
データの入出力タイミングを知らせるデータ有効信号で
ある。９はアドレス保持用ＩＣ（ＡＬ−ＩＣ）、１０は
データトランシーバＩＣ（ＤＴ−ＩＣ）、１２はアドレ
スバス、１３はデータバス、１６はＣＰＵ２のアクセス
デバイスである。
Ｕモジュールの基本構成を示すブロック図である。図２
に於いて、１は上記制御装置の構成要素をなす各種の回
路素子が実装されるメイン基板、２は同装置全体の制御
を司るＣＰＵ、３は多重バスである。４，５，８はそれ
ぞれＣＰＵ１から出力される制御信号であり、４はアド
レスの出力タイミングを知らせるアドレス有効信号、５
はデータの入出力方向を知らせる入出力制御信号、８は
データの入出力タイミングを知らせるデータ有効信号で
ある。９はアドレス保持用ＩＣ（ＡＬ−ＩＣ）、１０は
データトランシーバＩＣ（ＤＴ−ＩＣ）、１２はアドレ
スバス、１３はデータバス、１６はＣＰＵ２のアクセス
デバイスである。
【０００４】上記構成に於いて、ＣＰＵ２から出力され
た多重バス３上のアドレス、及びデータは、アドレス保
持用ＩＣ（ＡＬ−ＩＣ）９とデータトランシーバＩＣ
（ＤＴ−ＩＣ）１０によってアドレスバス１２とデータ
バス１３に振り分けられアクセスデバイス１６に供給さ
れる。即ち、アドレス保持用ＩＣ（ＡＬ−ＩＣ）９とデ
ータトランシーバＩＣ（ＤＴ−ＩＣ）１０とを用い、ア
ドレス、データ各々の有効タイミングをＣＰＵ２から知
らせるための制御信号４，８と、データ入出力の方向を
知らせる制御信号５とを使って、ＣＰＵ２のアクセスデ
バイス１６に対し、アドレス、データの振り分けを行な
っている。
た多重バス３上のアドレス、及びデータは、アドレス保
持用ＩＣ（ＡＬ−ＩＣ）９とデータトランシーバＩＣ
（ＤＴ−ＩＣ）１０によってアドレスバス１２とデータ
バス１３に振り分けられアクセスデバイス１６に供給さ
れる。即ち、アドレス保持用ＩＣ（ＡＬ−ＩＣ）９とデ
ータトランシーバＩＣ（ＤＴ−ＩＣ）１０とを用い、ア
ドレス、データ各々の有効タイミングをＣＰＵ２から知
らせるための制御信号４，８と、データ入出力の方向を
知らせる制御信号５とを使って、ＣＰＵ２のアクセスデ
バイス１６に対し、アドレス、データの振り分けを行な
っている。
【０００５】このようなＣＰＵモジュールに於いて、信
号入出力機能等の拡張のために、複数基板構成を採る場
合（メイン基板１に拡張基板をコネクタ接続する場
合）、従来では、拡張した基板へのアドレス、データバ
スの配線は、図３に示すように、アドレス保持用ＩＣ９
とデータトランシーバＩＣ１０にて振り分けられた後の
バス１２，１３を配線していた。
号入出力機能等の拡張のために、複数基板構成を採る場
合（メイン基板１に拡張基板をコネクタ接続する場
合）、従来では、拡張した基板へのアドレス、データバ
スの配線は、図３に示すように、アドレス保持用ＩＣ９
とデータトランシーバＩＣ１０にて振り分けられた後の
バス１２，１３を配線していた。
【０００６】図３は従来のアドレス、データが個別配線
された場合のハードウェア構成を示すブロック図であ
る。図３に於いて、１８は拡張基板、１９はメイン基板
１に拡張基板１８を接続するためのコネクタ、２０，２
１はアドレス、データそれぞれのバッファＩＣ（ＢＵＦ
−ＩＣ）である。
された場合のハードウェア構成を示すブロック図であ
る。図３に於いて、１８は拡張基板、１９はメイン基板
１に拡張基板１８を接続するためのコネクタ、２０，２
１はアドレス、データそれぞれのバッファＩＣ（ＢＵＦ
−ＩＣ）である。
【０００７】この図３に示す構成では、ＣＰＵ２の多重
バス３をドライブするトランシーバＩＣ１０が１個であ
るため、データの衝突は起こらないが、コネクタ１９を
介して接続される信号線（ケーブル）１７の本数が多く
なる。又、拡張基板１８へのアドレスバス１２とデータ
バス１３の配線長が長くなるため、バッファＩＣ２０，
２１の付加が必要となる。
バス３をドライブするトランシーバＩＣ１０が１個であ
るため、データの衝突は起こらないが、コネクタ１９を
介して接続される信号線（ケーブル）１７の本数が多く
なる。又、拡張基板１８へのアドレスバス１２とデータ
バス１３の配線長が長くなるため、バッファＩＣ２０，
２１の付加が必要となる。
【０００８】図４は多重バス３上でデータの衝突の可能
性がある場合のハードウェア構成を示すブロック図であ
る。ＣＰＵ２の多重バス３を複数のデータトランシーバ
ＩＣ（メイン基板１及び拡張基板１８上の各データトラ
ンシーバＩＣ）１０，１０がドライブし、その出力が同
一のデータ有効信号８によって有効になるため、多重バ
ス３上でデータの衝突が起こる。
性がある場合のハードウェア構成を示すブロック図であ
る。ＣＰＵ２の多重バス３を複数のデータトランシーバ
ＩＣ（メイン基板１及び拡張基板１８上の各データトラ
ンシーバＩＣ）１０，１０がドライブし、その出力が同
一のデータ有効信号８によって有効になるため、多重バ
ス３上でデータの衝突が起こる。
【０００９】
【発明が解決しようとする課題】上記したように、図３
に示す従来の方式では、拡張基板１８へのアドレスとデ
ータの配線を個別に行なうため、配線する信号線の数が
多くなり、更にこれに伴いメイン基板１と拡張基板１８
を接続するコネクタ１９等のサイズが大きくなることか
ら、部品実装効率の低下、コストアップ等の問題を招い
ていた。
に示す従来の方式では、拡張基板１８へのアドレスとデ
ータの配線を個別に行なうため、配線する信号線の数が
多くなり、更にこれに伴いメイン基板１と拡張基板１８
を接続するコネクタ１９等のサイズが大きくなることか
ら、部品実装効率の低下、コストアップ等の問題を招い
ていた。
【００１０】また、アドレスとデータの配線を個別に行
なわず、図４に示すように、ＣＰＵ２の多重バス３を配
線した場合、信号線（ケーブル）２０の本数は少なくな
るが、アドレス保持用ＩＣ９、データトランシーバＩＣ
１０等、複数のＩＣがＣＰＵ２の多重バス３を共有する
ため、これらのＩＣがＣＰＵ２に対してデータを入力す
る場合に多重バス上でデータの衝突を起こす可能性があ
る。
なわず、図４に示すように、ＣＰＵ２の多重バス３を配
線した場合、信号線（ケーブル）２０の本数は少なくな
るが、アドレス保持用ＩＣ９、データトランシーバＩＣ
１０等、複数のＩＣがＣＰＵ２の多重バス３を共有する
ため、これらのＩＣがＣＰＵ２に対してデータを入力す
る場合に多重バス上でデータの衝突を起こす可能性があ
る。
【００１１】本発明は上記実情に鑑みなされたもので、
拡張基板にＣＰＵの多重バスを配線し、メイン基板、拡
張基板それぞれにアドレス保持用ＩＣ、データトランシ
ーバＩＣを配置した場合に、バスの衝突が起こらないよ
うに、バスの使用権を調停するための機能を設けたバス
ドライバ選択方式を提供することを目的とする。
拡張基板にＣＰＵの多重バスを配線し、メイン基板、拡
張基板それぞれにアドレス保持用ＩＣ、データトランシ
ーバＩＣを配置した場合に、バスの衝突が起こらないよ
うに、バスの使用権を調停するための機能を設けたバス
ドライバ選択方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のハードウェア構
成は、図１に示すように、メイン基板１と拡張基板１８
とからなるＣＰＵモジュールに於いて、メイン基板１上
には、ＣＰＵ２と、ＣＰＵ２のアクセスデバイス１６と
が搭載（実装）されており、拡張基板１８上にもメイン
基板１上のＣＰＵ２のアクセスデバイス１６が搭載され
ている。
成は、図１に示すように、メイン基板１と拡張基板１８
とからなるＣＰＵモジュールに於いて、メイン基板１上
には、ＣＰＵ２と、ＣＰＵ２のアクセスデバイス１６と
が搭載（実装）されており、拡張基板１８上にもメイン
基板１上のＣＰＵ２のアクセスデバイス１６が搭載され
ている。
【００１３】メイン基板１と拡張基板１８との間のバス
の接続は、ＣＰＵ２の多重バス３により行なっている。
このようなハードウェア構成に於いて、多重バス３上で
データの衝突が起こらないように、メイン基板１上のア
クセスデバイス１６に、ＣＰＵ２がアクセスした場合に
はメイン基板１上のデータトランシーバＩＣ１０のみ
に、又、拡張基板１８上のアクセスデバイス１６へのア
クセスでは拡張基板１８のデータトランシーバＩＣ１０
のみに、多重バスの使用権を与える構成とした。この
際、ＣＰＵ２の持つアクセスに関する制御信号６，７，
８により、アドレスデコードＩＣ（ＡＤ−ＩＣ）１１を
用いて、データトランシーバＩＣ１０に使用権を認識さ
せるトランシーバ出力有効信号１４，１５を生成してい
る。
の接続は、ＣＰＵ２の多重バス３により行なっている。
このようなハードウェア構成に於いて、多重バス３上で
データの衝突が起こらないように、メイン基板１上のア
クセスデバイス１６に、ＣＰＵ２がアクセスした場合に
はメイン基板１上のデータトランシーバＩＣ１０のみ
に、又、拡張基板１８上のアクセスデバイス１６へのア
クセスでは拡張基板１８のデータトランシーバＩＣ１０
のみに、多重バスの使用権を与える構成とした。この
際、ＣＰＵ２の持つアクセスに関する制御信号６，７，
８により、アドレスデコードＩＣ（ＡＤ−ＩＣ）１１を
用いて、データトランシーバＩＣ１０に使用権を認識さ
せるトランシーバ出力有効信号１４，１５を生成してい
る。
【００１４】
【作用】図４に示す構成では、データトランシーバＩＣ
１０がデータバス１３上のデータを多重バス３に出力す
るが、アクセスされていないデバイス側のデータバス１
３の値は不定のため、そのデバイス側のデータトランシ
ーバＩＣ１０の出力は不定となり、多重バス３上でデー
タの衝突を起こす可能性があるが、このような問題を解
決するために、図１に示す本発明の実施例による構成で
は、ＣＰＵ２の持つアクセス選択信号６，７を用いて上
記多重バス３上に於けるデータの衝突を回避している。
このアクセス選択信号６，７は、それぞれＣＰＵ２のア
クセス可能なアドレス領域のうち、ある定められた範囲
を受けもち、その範囲へのアクセスがあったとき、アク
セス対象に対してそれを知らせるためにＣＰＵ２が備え
ている。即ち、ＣＰＵ２がメイン基板１上のアクセスデ
バイス１６へのアクセスを行なう場合、対応するアドレ
スをアドレス保持用ＩＣ９を介して出力し、それに合せ
てアクセス選択信号６が出力される。その後、ＣＰＵ２
のデータ入出力タイミングに於いてデータ有効信号８が
出力されると、アドレスデコードＩＣ１１がトランシー
バ出力有効信号１４を出力し、メイン基板１上のデータ
トランシーバＩＣ１０のデータ出力のみを有効とする。
拡張基板１８上のアクセスデバイス１６へのアクセスも
同様にしてトランシーバ有効信号１５によって拡張基板
１８上のデータトランシーバＩＣ１０のデータ出力のみ
を有効とする。このような制御手段により、ＣＰＵ２の
多重バス３上でのデータの衝突を避けることができる。
１０がデータバス１３上のデータを多重バス３に出力す
るが、アクセスされていないデバイス側のデータバス１
３の値は不定のため、そのデバイス側のデータトランシ
ーバＩＣ１０の出力は不定となり、多重バス３上でデー
タの衝突を起こす可能性があるが、このような問題を解
決するために、図１に示す本発明の実施例による構成で
は、ＣＰＵ２の持つアクセス選択信号６，７を用いて上
記多重バス３上に於けるデータの衝突を回避している。
このアクセス選択信号６，７は、それぞれＣＰＵ２のア
クセス可能なアドレス領域のうち、ある定められた範囲
を受けもち、その範囲へのアクセスがあったとき、アク
セス対象に対してそれを知らせるためにＣＰＵ２が備え
ている。即ち、ＣＰＵ２がメイン基板１上のアクセスデ
バイス１６へのアクセスを行なう場合、対応するアドレ
スをアドレス保持用ＩＣ９を介して出力し、それに合せ
てアクセス選択信号６が出力される。その後、ＣＰＵ２
のデータ入出力タイミングに於いてデータ有効信号８が
出力されると、アドレスデコードＩＣ１１がトランシー
バ出力有効信号１４を出力し、メイン基板１上のデータ
トランシーバＩＣ１０のデータ出力のみを有効とする。
拡張基板１８上のアクセスデバイス１６へのアクセスも
同様にしてトランシーバ有効信号１５によって拡張基板
１８上のデータトランシーバＩＣ１０のデータ出力のみ
を有効とする。このような制御手段により、ＣＰＵ２の
多重バス３上でのデータの衝突を避けることができる。
【００１５】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例によるハードウェア構成
を示すブロック図である。図１に於いて、メイン基板１
上のＣＰＵ２は、多重バス３を用いてアクセスデバイス
１６との間でアドレス、データの入出力を時分割にて行
なう。
する。図１は本発明の一実施例によるハードウェア構成
を示すブロック図である。図１に於いて、メイン基板１
上のＣＰＵ２は、多重バス３を用いてアクセスデバイス
１６との間でアドレス、データの入出力を時分割にて行
なう。
【００１６】メイン基板１上及び拡張基板１８上のアド
レス保持用ＩＣ９，９は、共に、アドレス有効信号４を
用いて、ＣＰＵ２のアドレス出力タイミングを認識し、
アドレスバス１２に対してアドレスを出力する。
レス保持用ＩＣ９，９は、共に、アドレス有効信号４を
用いて、ＣＰＵ２のアドレス出力タイミングを認識し、
アドレスバス１２に対してアドレスを出力する。
【００１７】このアドレスは、次のアドレス出力タイミ
ングまでアドレス保持用ＩＣ９に保持される。このアド
レスによって自分へのアクセスを認識したアクセスデバ
イス１６は、多重バス３、データトランシーバＩＣ１
０、及びデータバス１３を介し、ＣＰＵ２との間でデー
タ入出力を行なう。
ングまでアドレス保持用ＩＣ９に保持される。このアド
レスによって自分へのアクセスを認識したアクセスデバ
イス１６は、多重バス３、データトランシーバＩＣ１
０、及びデータバス１３を介し、ＣＰＵ２との間でデー
タ入出力を行なう。
【００１８】この際のデータの入力・出力の方向は、入
出力制御信号５によってデータトランシーバＩＣ１０を
制御することにより決定される。このような回路構成に
於いて、ＣＰＵ２がアクセスデバイス１６からデータを
受けとる場合、アクセスデバイス１６は自分へのアクセ
スを認識するとデータバス１３上へデータを出力する。
出力制御信号５によってデータトランシーバＩＣ１０を
制御することにより決定される。このような回路構成に
於いて、ＣＰＵ２がアクセスデバイス１６からデータを
受けとる場合、アクセスデバイス１６は自分へのアクセ
スを認識するとデータバス１３上へデータを出力する。
【００１９】このデータバス１３上に出力されたデータ
はデータトランシーバＩＣ１０に入力される。データト
ランシーバＩＣ１０は、このデータバス１３上のデータ
を多重バス３に出力するが、アクセスされていないデバ
イス側のデータバス１３の値は不定のため、そのデバイ
ス側のデータトランシーバＩＣ１０の出力は不定とな
り、多重バス３上でのデータの衝突を起こす可能性があ
る。
はデータトランシーバＩＣ１０に入力される。データト
ランシーバＩＣ１０は、このデータバス１３上のデータ
を多重バス３に出力するが、アクセスされていないデバ
イス側のデータバス１３の値は不定のため、そのデバイ
ス側のデータトランシーバＩＣ１０の出力は不定とな
り、多重バス３上でのデータの衝突を起こす可能性があ
る。
【００２０】このような問題を解決するために、本発明
の実施例に於いては、ＣＰＵ２の持つアクセス選択信号
６，７を用いる。この信号６，７は、それぞれにＣＰＵ
２のアクセス可能なアドレス領域のうち、ある定められ
た範囲を受けもち、その範囲へのアクセスがあったと
き、アクセス対象に対してそれを知らせるためにＣＰＵ
２が備えている。
の実施例に於いては、ＣＰＵ２の持つアクセス選択信号
６，７を用いる。この信号６，７は、それぞれにＣＰＵ
２のアクセス可能なアドレス領域のうち、ある定められ
た範囲を受けもち、その範囲へのアクセスがあったと
き、アクセス対象に対してそれを知らせるためにＣＰＵ
２が備えている。
【００２１】図１に示す実施例の回路では、アクセス信
号６の受け持つアドレス領域にメイン基板１上のアクセ
スデバイス１６を配置し、アクセス信号７の受け持つア
ドレス領域に拡張基板１８上のアクセスデバイス１６を
配置し、これらのアクセス選択信号６，７、及びＣＰＵ
２のデータ入出力のタイミングを知らせるデータ有効信
号８から、アドレスデコードＩＣ（ＡＤ−ＩＣ）１１を
用いて、データトランシーバＩＣ１０に対しデータの出
力を指示するためのトランシーバ出力有効信号１４，１
５を生成する。
号６の受け持つアドレス領域にメイン基板１上のアクセ
スデバイス１６を配置し、アクセス信号７の受け持つア
ドレス領域に拡張基板１８上のアクセスデバイス１６を
配置し、これらのアクセス選択信号６，７、及びＣＰＵ
２のデータ入出力のタイミングを知らせるデータ有効信
号８から、アドレスデコードＩＣ（ＡＤ−ＩＣ）１１を
用いて、データトランシーバＩＣ１０に対しデータの出
力を指示するためのトランシーバ出力有効信号１４，１
５を生成する。
【００２２】即ち、ＣＰＵ２がメイン基板１上のアクセ
スデバイス１６へのアクセスを行なう場合は、対応する
アドレスをアドレス保持用ＩＣ９を介して出力し、それ
に合せてアクセス選択信号６を出力する。
スデバイス１６へのアクセスを行なう場合は、対応する
アドレスをアドレス保持用ＩＣ９を介して出力し、それ
に合せてアクセス選択信号６を出力する。
【００２３】その後、ＣＰＵ２のデータ入出力タイミン
グに於いて、データ有効信号８が出力されると、アドレ
スデコードＩＣ１１は、トランシーバ出力有効信号１４
を出力し、メイン基板１上のデータトランシーバＩＣ１
０のデータ出力のみを有効とする。
グに於いて、データ有効信号８が出力されると、アドレ
スデコードＩＣ１１は、トランシーバ出力有効信号１４
を出力し、メイン基板１上のデータトランシーバＩＣ１
０のデータ出力のみを有効とする。
【００２４】拡張基板１８上のアクセスデバイス１６へ
のアクセスも同様にしてトランシーバ有効信号１５によ
って拡張基板１８上のデータトランシーバＩＣ１０のデ
ータ出力のみを有効とする。
のアクセスも同様にしてトランシーバ有効信号１５によ
って拡張基板１８上のデータトランシーバＩＣ１０のデ
ータ出力のみを有効とする。
【００２５】以上の制御手段により、ＣＰＵ２の多重バ
ス３上でのデータの衝突を避けることができる。尚、図
１のブロック図では、アドレス、データをメイン基板１
と拡張基板１８との間で接続するためにコネクタ１９と
ケーブル１７を設けているが他の接続構成であっても本
発明を適用できる。
ス３上でのデータの衝突を避けることができる。尚、図
１のブロック図では、アドレス、データをメイン基板１
と拡張基板１８との間で接続するためにコネクタ１９と
ケーブル１７を設けているが他の接続構成であっても本
発明を適用できる。
【００２６】
【発明の効果】以上詳記したように本発明によれば、Ｃ
ＰＵの多重バスに複数のバスドライバを接続することが
可能となるため、複数基板構成のＣＰＵモジュールにつ
いて、コネクタ等を介して多重バスを直接配続すること
ができ、信号線の減少が図れて、コネクタの小型化によ
るモジュールの低コスト、高実装効率が望める。
ＰＵの多重バスに複数のバスドライバを接続することが
可能となるため、複数基板構成のＣＰＵモジュールにつ
いて、コネクタ等を介して多重バスを直接配続すること
ができ、信号線の減少が図れて、コネクタの小型化によ
るモジュールの低コスト、高実装効率が望める。
【図１】本発明の実施例によるハードウェア構成を示す
ブロック図。
ブロック図。
【図２】多重バスを持つＣＰＵを用いたＣＰＵモジュー
ルの基板構成を示すブロック図。
ルの基板構成を示すブロック図。
【図３】従来のアドレス、データ個別配線の場合のハー
ドウェア構成を示すブロック図。
ドウェア構成を示すブロック図。
【図４】多重バス上でデータ衝突の可能性がある場合の
ハードウェア構成を示すブロック図。
ハードウェア構成を示すブロック図。
１…メイン基板、２…ＣＰＵ、３…多重バス、４…アド
レス有効信号、５…入出力制御信号、６…アクセス選択
信号、７…アクセス選択信号、８…データ有効信号、９
…アドレス保持用ＩＣ（ＡＬ−ＩＣ）、１０…データト
ランシーバＩＣ（ＤＴ−ＩＣ）、１１…アドレスデコー
ドＩＣ（ＡＤ−ＩＣ）、１２…アドレスバス、１３…デ
ータバス、１４…トランシーバ出力有効信号、１５…ト
ランシーバ有効信号、１６…アクセスデバイス、１７…
ケーブル、１８…拡張基板、１９…コネクタ。
レス有効信号、５…入出力制御信号、６…アクセス選択
信号、７…アクセス選択信号、８…データ有効信号、９
…アドレス保持用ＩＣ（ＡＬ−ＩＣ）、１０…データト
ランシーバＩＣ（ＤＴ−ＩＣ）、１１…アドレスデコー
ドＩＣ（ＡＤ−ＩＣ）、１２…アドレスバス、１３…デ
ータバス、１４…トランシーバ出力有効信号、１５…ト
ランシーバ有効信号、１６…アクセスデバイス、１７…
ケーブル、１８…拡張基板、１９…コネクタ。
Claims (1)
- 【請求項１】 アドレス、データの有効タイミングを知
らせる第１の制御信号、及びデータの入出力の方向を知
らせる第２制御信号により、一つの多重バスでアドレス
及びデータの入出力を行ない、かつアクセス可能なアド
レス領域をいくつかのブロックに分けそれぞれのブロッ
ク毎にアクセスを行なうための第３の制御信号をもつＣ
ＰＵと、同ＣＰＵの多重バスをドライブするドライバと
を搭載してなる第１の基板と、同基板に設けられたＣＰ
Ｕの多重バスに接続され、同バスをドライブするドライ
バを搭載してなる第２の基板とでなる制御回路に於い
て、上記第３の制御信号をもとに上記各ドライバに対し
て個別にデータの出力を指示する制御信号を生成する回
路を設け、上記各基板上の複数のドライバに個別に選択
使用権をもたせて、複数のドライバによるバス上でのデ
ータの衝突を避けることを特徴としたバスドライバ選択
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP173694A JPH07210499A (ja) | 1994-01-12 | 1994-01-12 | バスドライバ選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP173694A JPH07210499A (ja) | 1994-01-12 | 1994-01-12 | バスドライバ選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210499A true JPH07210499A (ja) | 1995-08-11 |
Family
ID=11509858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP173694A Withdrawn JPH07210499A (ja) | 1994-01-12 | 1994-01-12 | バスドライバ選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210499A (ja) |
-
1994
- 1994-01-12 JP JP173694A patent/JPH07210499A/ja not_active Withdrawn
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