JPH07226441A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 バイポーラトランジスタのコレクタ飽和抵抗
を低減する。 【構成】 複数のトランジスタセルのコレクタ層を並列
に接続するコレクタ電極９ｃを半導体基板２上に設けて
なる半導体装置において、コレクタ電極９ｃの長辺の中
央領域に外部回路との接続を行うための外部接続端子Ｔ
₁ を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置技術に関
し、例えばパワー系バイポーラトランジスタを有する半
導体装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来のパワー系バイポーラトランジスタ
の平面図を図１１、図１２に示す。図１１に示すよう
に、半導体基板３０上には、複数のトランジスタセル３
１が並設されている。１つのトランジスタセル３１は、
互いに平行に延在するベース層３２、エミッタ層３３お
よびコレクタ層３４によって構成されている。

【０００３】各トランジスタセル３１のエミッタ層３３
およびコレクタ層３４は、図１２に示すように、それぞ
れエミッタ電極３５およびコレクタ電極３６によって並
列に接続されている。エミッタ電極３５およびコレクタ
電極３６は、トランジスタセル３１が並設される方向に
延在されて長方形状に形成されている。

【０００４】ところで、従来のパワー系バイポーラトラ
ンジスタにおいては、エミッタ電極３５およびコレクタ
電極３６と外部回路側の端子とを電気的に接続するため
の引出し部３７ａ，３７ｂが、エミッタ電極３５および
コレクタ電極３６の一方の短辺側に形成されていた。

【０００５】なお、バイポーラトランジスタについて
は、例えば株式会社オーム社、昭和５９年１１月３０日
発行「ＬＳＩハンドブック」Ｐ５３〜Ｐ６１に記載があ
る。

【０００６】

【発明が解決しようとする課題】ところが、上記従来の
技術においては、エミッタ電極およびコレクタ電極の引
出し部が、エミッタ電極およびコレクタ電極の一方の短
辺側に形成されていたので、以下の問題があることを本
発明者は見い出した。

【０００７】すなわち、従来は、コレクタ電極の一方の
短辺側に存在する引出し部と、コレクタ電極の他方の短
辺側に存在するコレクタ層との距離が長くなり、その間
の抵抗値が大きくなる結果、バイポーラトランジスタ全
体のコレクタ飽和抵抗を低減することができないという
問題があった。

【０００８】また、引出し部と、引出し部から最も遠い
位置にあるエミッタ層およびコレクタ層との間の抵抗値
が大きくなることによって、そのエミッタ層およびコレ
クタ層を有するトランジスタセルが正常な動作を行うこ
とができないという問題があった。また、引出し部から
各エミッタ層および各コレクタ層まで距離が異なるの
で、引出し部から各トランジスタセルまで間の抵抗値に
バラツキが生じるという問題があった。これらにより、
バイポーラトランジスタ全体の動作が不安定となるとな
る問題があった。

【０００９】また、従来は、コレクタ飽和抵抗を低減す
るため、エミッタ領域の面積をある程度確保するように
していたが、このようにすると、個々のトランジスタセ
ルの占有面積が大きくなる結果、半導体チップの小形化
が阻害されるという問題があった。

【００１０】本発明は上記課題に着目してなされたもの
であり、その目的は、バイポーラトランジスタのコレク
タ飽和抵抗を低減することのできる技術を提供すること
にある。

【００１１】また、本発明の他の目的は、バイポーラト
ランジスタの動作安定性を向上させることのできる技術
を提供することにある。

【００１２】また、本発明の他の目的は、バイポーラト
ランジスタの占有面積を縮小することのできる技術を提
供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、請求項１記載の発明は、互いに
平行に延在するエミッタ層、ベース層およびコレクタ層
からなるトランジスタセルを半導体基板に複数並設する
とともに、複数のトランジスタセルのコレクタ層を並列
に接続するコレクタ電極を半導体基板上に設けてなる半
導体装置であって、前記コレクタ電極の長辺の中央領域
に外部回路との接続を行うコレクタ電極用引出し部を設
けた半導体装置構造とするものである。

【００１６】請求項２記載の発明は、互いに平行に延在
するエミッタ層、ベース層およびコレクタ層からなるト
ランジスタセルを半導体基板に複数並設するとともに、
複数のトランジスタセルのエミッタ層を並列に接続する
エミッタ電極と、複数のトランジスタセルのコレクタ層
を並列に接続するコレクタ電極とを半導体基板上に設け
てなる半導体装置であって、前記エミッタ電極の長辺の
中央領域に外部回路との接続を行うエミッタ電極用引出
し部を設けるとともに、前記コレクタ電極の長辺の中央
領域に外部回路との接続を行うコレクタ電極用引出し部
を設けた半導体装置構造とするものである。

【００１７】請求項３記載の発明は、互いに平行に延在
するエミッタ層、ベース層およびコレクタ層からなるト
ランジスタセルを半導体基板に複数並設するとともに、
複数のトランジスタセルのコレクタ層を並列に接続する
コレクタ電極を半導体基板上に設けてなる半導体装置で
あって、前記コレクタ電極の長辺側にコレクタ電極用引
出し部を設けるとともに、前記コレクタ電極用引出し部
から各コレクタ層までの距離が等しくなるように、前記
コレクタ電極用引出し部を、前記コレクタ電極の長辺に
沿って延在させて幅広とした半導体装置構造とするもの
である。

【００１８】請求項５記載の発明は、前記コレクタ電極
用引出し部と、前記半導体基板を封止するパッケージの
リードとをボンディングワイヤによって電気的に接続す
るとともに、前記ボンディングワイヤの抵抗値を１０ｍ
Ω以下とした半導体装置構造とするものである。

【００１９】

【作用】上記した請求項１記載の発明によれば、コレク
タ電極の引出し部からコレクタ電極の端部近傍に存在す
るコレクタ層までの距離を従来の半分にすることができ
るので、その抵抗値も従来の半分にすることができる。

【００２０】上記した請求項２記載の発明によれば、エ
ミッタ電極の引出し部からエミッタ層までの距離も半分
にすることができるので、そのエミッタ抵抗も従来の半
分にすることができる。

【００２１】上記した請求項３記載の発明によれば、引
出し部から各コレクタ層までの距離を等しくすることが
できるので、引出し部から各コレクタ層までの間の抵抗
値を均一にすることができる。

【００２２】上記した請求項５記載の発明によれば、コ
レクタ飽和抵抗を従来の約１／2.５以下に低減すること
ができる。そして、コレクタ飽和抵抗に占めるボンディ
ングワイヤ抵抗割合を約２０ｍΩ以下にすることができ
る。

【００２３】

【実施例】以下、本発明の実施例を詳細に説明する。

【００２４】（実施例１）図１は本発明の一実施例であ
る半導体装置の要部平面図、図２は図１の半導体装置の
回路図、図３はバイポーラトランジスタの配置を示すた
めの半導体装置の要部平面図、図４は所定のバイポーラ
トランジスタ形成領域におけるトランジスタセルの配置
を示すための半導体装置の要部平面図、図５は図１の半
導体装置の要部断面図、図６はバイポーラトランジスタ
のベース電極の配置を示すための半導体装置の要部平面
図、図７はバイポーラトランジスタのコレクタ飽和抵抗
の成分を示すための等価回路図、図８はコレクタ飽和抵
抗と規格化コレクタ対向長との関係を示すグラフ図、図
９はコレクタ飽和抵抗の成分と規格化コレクタ対向長と
の関係を示すグラフ図である。

【００２５】本実施例１の半導体装置は、例えば図２に
示すカーステレオ用のスピンドル・モータ・ドライバ回
路１を有している。スピンドル・モータ・ドライバ回路
１は、バイポーラトランジスタ（以下、単にトランジス
タという）Ｑ₁,Ｑ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃,
Ｑ₃,Ｑ₄ を有している。

【００２６】図２において、トランジスタＱ₁ は、例え
ばトランジスタＱ２ａ₁ 〜Ｑ２ａ₃のベース駆動用のｐ
ｎｐ形トランジスタである。トランジスタＱ₃,Ｑ₄ は、
トランジスタＱ２ｂ₁ 〜Ｑ２ｂ₃ のベース駆動用ｎｐｎ
形トランジスタである。

【００２７】トランジスタＱ２ａ₁ 〜Ｑ２ａ₃ およびト
ランジスタＱ２ｂ₁ 〜Ｑ２ｂ₃ は、外部接続端子Ｔ₁,Ｔ
₂ の間に直列に接続されており、これによって、プッシ
ュブル・パワー・トランジスタ部が形成されている。

【００２８】外部接続端子Ｔ₃ 〜Ｔ₅ は、例えばモータ
・コイルＭ₁ 〜Ｍ₃ 等のような負荷を接続するための端
子である。なお、モータコイルＭ₁ 〜Ｍ₃ は、トランジ
スタＱ₁,Ｑ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃,Ｑ₃,Ｑ
₄ が形成されている後述の半導体基板の外部に設けられ
ている。

【００２９】この回路においては、外部接続端子Ｔ₁ か
ら流入した電流が、次の３つの経路を通じて外部接続端
子Ｔ₂ に流れることにより、三相電圧が制御されるよう
になっている。

【００３０】第１の経路は、外部接続端子Ｔ₁ から流入
した電流が、トランジスタＱ２ａ₁に流れた後、外部接
続端子Ｔ₃ を介してモータ・コイルＭ₁,Ｍ₂ に入り、さ
らに、外部接続端子Ｔ₄ を介してトランジスタＱ２ｂ₂
に流れた後、外部接続端子Ｔ₂ に抜け出る経路である。

【００３１】第２の経路は、外部接続端子Ｔ₁ から流入
した電流が、トランジスタＱ２ａ₂に流れた後、外部接
続端子Ｔ₄ を介してモータ・コイルＭ₂,Ｍ₃ に入り、さ
らに、外部接続端子Ｔ₅ を介してトランジスタＱ２ｂ₃
に流れた後、外部接続端子Ｔ₂ に抜け出る経路である。

【００３２】第３の経路は、外部接続端子Ｔ₁ から流入
した電流が、トランジスタＱ２ａ₃に流れた後、外部接
続端子Ｔ₅ を介してモータ・コイルＭ₂,Ｍ₃ に入り、さ
らに、外部接続端子Ｔ₄ を介してトランジスタＱ２ｂ₂
に流れた後、外部接続端子Ｔ₂ に抜け出る経路である。

【００３３】次に、図２に示した回路図に対応するトラ
ンジスタＱ₁,Ｑ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃,Ｑ
₃,Ｑ₄ のレイアウト平面図を図３に示す。

【００３４】トランジスタＱ２ａ₁ 〜Ｑ２ａ₃ の形成領
域は、図３の横方向に並設されている。また、トランジ
スタＱ２ｂ₁ 〜Ｑ２ｂ₃ の形成領域は、そのトランジス
タＱ２ａ₁ 〜Ｑ２ａ₃ の形成領域の下段に、そのトラン
ジスタＱ２ａ₁ 〜Ｑ２ａ₃ の形成領域が並設される方向
に沿って平行に並設されている。トランジスタＱ₁,Ｑ₃,
Ｑ₄ の形成領域は、図３の縦方向に並設されている。

【００３５】１つのトランジスタＱ２ａ₁ 〜Ｑ２ａ₃ お
よびトランジスタＱ２ｂ₁ 〜Ｑ２ｂ₃ の形成領域には、
図４に示すように、複数のトランジスタセルＴＣが図４
の横方向に並設されている。

【００３６】そして、１つのトランジスタセルＴＣに
は、ベース層Ｂと、ベース層Ｂ上に配置された２つのエ
ミッタ層Ｅ，Ｅと、２つのエミッタ層Ｅ，Ｅを挟むよう
にベース層Ｂの外側に配置された２つのコレクタ引出し
層Ｃ，Ｃとが互いに平行に延在されて配置されている。
なお、ＩＳＯは、アイソレーション分離領域を示してい
る。

【００３７】１つのトランジスタセルＴＣの断面図を図
５に示す。半導体基板２は、例えば比抵抗１０Ω・ｃｍ
程度のｐ形シリコン（Ｓｉ）単結晶からなる。

【００３８】半導体基板２に形成されたｎ⁺ 埋込層３に
は、例えばアンチモン（Ｓｂ）等のようなｎ形不純物が
導入されている。その不純物のピーク濃度は、例えば１
×１０¹⁹個／ｃｍ³ 程度であり、その接合深さは、例え
ば６μｍ程度である。ｎ⁺ 埋込層３は、例えば１２２０
℃、２５０min 程度の気相デポ拡散法と、例えば１２２
０℃、４２０min 程度の引延ばし拡散法とによって形成
されている。

【００３９】ｎ⁺ 埋込層３上には、例えばｎ形のＳｉ単
結晶からなるエピタキシャル層４が形成されている。エ
ピタキシャル層４の不純物濃度は、例えば２×１０¹⁵個
／ｃｍ³ 程度であり、その厚さは、例えば１２μｍ程度
である。エピタキシャル層４は、例えば塩化シラン（Ｓ
ｉＨ₂ Ｃｌ₂ ）ガスをソースガスとしたエピタキシャル
成長法によって形成されている。

【００４０】エピタキシャル層４の上部には、ベース層
Ｂが形成されている。ベース層Ｂには、例えばｐ形不純
物であるホウ素が導入されている。その不純物濃度は、
例えば８×１０¹⁸個／ｃｍ³ 程度であり、その接合深さ
は、例えば２μｍ程度である。ベース層Ｂは、例えば９
８０℃、２５min 程度の気相デポ拡散法と、例えば１１
００℃、２５min 程度の引延ばし拡散法とによって形成
されている。

【００４１】ベース層Ｂの上部には、エミッタ層Ｅ，Ｅ
が形成されている。エミッタ層Ｅ，Ｅには、例えばｎ形
不純物のリンが導入されている。その不純物濃度は、例
えば１×１０²⁰個／ｃｍ³ 程度であり、その接合深さ
は、例えば1.２μｍ程度である。

【００４２】ベース層Ｂの外側には、ベース層Ｂを挟む
ようにコレクタ引出し層Ｃ，Ｃが形成されている。コレ
クタ引出し層Ｃには、例えばｎ形不純物のリンが導入さ
れている。コレクタ引出し層Ｃは、例えばオキシ塩化リ
ン（ＰＯＣｌ₃ ）ガスをソースとした半導体基板２の主
面からの不純物（例えば表面濃度７×１０¹⁹個／ｃ
ｍ³ ）のデポ拡散接合と、ｎ⁺ 埋込層３中に形成された
イオン打ち込み層による不純物（例えば1.４×１０¹⁸個
／ｃｍ³ ）のわき上がり層との組み合わせによって形成
されている。

【００４３】半導体基板２上には、絶縁膜５が堆積され
ている。絶縁膜５は、例えばＣＶＤ法によって形成され
た厚さ0.３１μｍ程度の二酸化ケイ素（ＳｉＯ₂ ）膜
と、例えば3.９ｍｏｌ％程度のリンを含む厚さ0.３２μ
ｍ程度のＳｉＯ₂ 膜とが下層から順に積層されて形成さ
れている。

【００４４】絶縁膜５上には、ベース電極６ｂ、エミッ
タ電極６ｅおよびコレクタ電極６ｃが形成されている。
ベース電極６ｂ、エミッタ電極６ｅおよびコレクタ電極
６ｃは、例えば厚さ１μｍ程度のアルミニウム（Ａｌ）
からなる。

【００４５】ベース電極６ｂは、絶縁膜５に穿孔された
コンタクトホール７ｂを通じてベース層Ｂと電気的に接
続されている。エミッタ電極６ｅは、絶縁膜５に穿孔さ
れたコンタクトホール７ｅを通じてエミッタ層Ｅと電気
的に接続されている。コレクタ電極６ｃは、絶縁膜５に
穿孔されたコンタクトホール７ｃを通じてコレクタ引出
し層Ｃと電気的に接続されている。コンタクトホール７
ｂ，７ｅの幅は、例えば4.０μｍ程度である。エミッタ
幅Ｗｅは、例えば１０μｍ程度である。

【００４６】ベース電極６ｂは、図６に示すように、各
トランジスタＱ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ の
形成領域内において櫛歯状に配置されている。各トラン
ジスタＱ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ の形成領
域内のベース電極６ｂは、配線８を通じて所定のトラン
ジスタＱ₁,Ｑ₃,Ｑ₄ と電気的に接続されている。

【００４７】次に、本実施例１の半導体装置における第
２層配線のレイアウト平面図を図１に示す。

【００４８】トランジスタＱ２ａ₁ 〜Ｑ２ａ₃ の各コレ
クタ引出し層Ｃ（図５参照）は、第２配線層のコレクタ
電極９ｃによって並列に接続されている。コレクタ電極
９ｃは、トランジスタＱ２ａ₁ 〜Ｑ２ａ₃ が配置される
方向、すなわち、トランジスタセルＴＣ（図４参照）が
並設される方向に沿って延在されて形成されている。

【００４９】また、各トランジスタＱ２ａ₁ 〜Ｑ２ａ₃
の各エミッタ層Ｅ（図５参照）と、各トランジスタＱ２
ｂ₁ 〜Ｑ２ｂ₃ のコレクタ引出し層Ｃ（図５参照）と
は、それぞれ第２層配線９ｅｃ₁ 〜９ｅｃ₃ によって電
気的に接続されている。

【００５０】さらに、トランジスタＱ２ｂ₁ 〜Ｑ２ｂ₃
の各エミッタ層Ｅ（図５参照）は、第２配線層のエミッ
タ電極９ｅによって並列に接続されている。エミッタ電
極９ｅは、トランジスタＱ２ｂ₁ 〜Ｑ２ｂ₃ が配置され
る方向、すなわち、トランジスタセルＴＣ（図４参照）
が並設される方向に沿って延在されて形成されている。

【００５１】なお、コレクタ電極９ｃ、第２層配線９ｅ
ｃ₁ 〜９ｅｃ₃ およびエミッタ電極９ｅは、例えば厚さ
５μｍ程度のＡｌからなる。

【００５２】ところで、本実施例１においては、プッシ
ュブル・パワー・トランジスタ部（図２参照）と、外部
回路とを電気的に接続するための外部接続端子Ｔ₁,Ｔ₂
が、それぞれコレクタ電極９ｃおよびエミッタ電極９ｅ
の長辺の中央領域に形成されている。

【００５３】すなわち、本実施例１の半導体装置におい
ては、コレクタ電極９ｃの外部接続端子（コレクタ電極
用引出し部）Ｔ₁ からコレクタ電極９ｃの端部近傍に存
在するコレクタ引出し層Ｃ（図４参照）までの距離を従
来の半分にすることが可能となっている。このため、図
７に示す抵抗Ｒｃ₁ を従来の半分にすることができるの
で、プッシュブル・パワー・トランジスタ部（図２参
照）全体のコレクタ飽和抵抗を低減することが可能とな
っている。

【００５４】なお、図７のＲｃ₂ は、コレクタ電極９ｃ
と外部回路とを接続するボンディングワイヤ（図示せ
ず）の抵抗を示している。Ｒ₁ は、コレクタ引出し層Ｃ
の抵抗を示し、Ｒ₂ はｎ⁺ 埋込層３の抵抗、Ｒ₃ はエピ
タキシャル層４の抵抗を示している。Ｒｅ₁ はエミッタ
層Ｅの抵抗、Ｒｅ₂ はエミッタ電極９ｅの抵抗、Ｒｅ₃
はコレクタ電極９ｃと外部回路とを接続するボンディン
グワイヤ（図示せず）の抵抗を示している。また、Ｉｃ
はコレクタ電流、Ｉｅはエミッタ電流、Ｒｂはベース抵
抗を示している。

【００５５】また、本実施例においては、外部接続端子
Ｔ₁ から各コレクタ引出し層Ｃまでの距離の差を従来よ
りも小さくすることができるので、外部接続端子Ｔ₁ か
ら各コレクタ引出し層Ｃまでの抵抗値の差も従来より小
さくすることが可能となっている。

【００５６】また、エミッタ電極９ｅの外部接続端子
（エミッタ電極用引出し部）Ｔ₁ からエミッタ層Ｅまで
の距離も半分にすることができるので、そのエミッタ抵
抗も従来の半分にすることが可能となっている。

【００５７】さらに、エミッタ層Ｅを大きくすることな
く、トランジスタ全体のコレクタ飽和抵抗を低減するこ
とが可能となっている。したがって、従来よりも小さな
面積で、従来と同じ特性を得ることが可能となってい
る。

【００５８】図８に本実施例１の半導体装置のコレクタ
飽和抵抗特性曲線Ｗ₁ と、従来の半導体装置のコレクタ
飽和特性曲線Ｗ₀ とを示す。

【００５９】本図に示すように、本実施例１の半導体装
置の場合、従来ならばＣ点で得られたコレクタ飽和抵抗
特性値を、Ｄ点で実現することが可能となる。これは、
従来、例えば３００×１０³ μｍ² 程度必要であったエ
ミッタ層Ｅの面積を、例えば１５０×１０³ μｍ² 程度
に、すなわち、従来の半分の面積にすることが可能であ
ることを示している。

【００６０】また、本実施例１においては、コレクタ電
極９ｃと外部回路とを接続するボンディングワイヤ（図
示せず）の抵抗およびエミッタ電極９ｅと外部回路とを
接続するボンディングワイヤ（図示せず）の抵抗が、例
えば１０ｍΩ以下に設定されている。

【００６１】これによって、コレクタ飽和抵抗を、従来
の１／2.５以下の低減することが可能となる。そして、
図９に示すように、ボンディングワイヤの抵抗が占める
割合を、エミッタ／コレクタ用ワイヤ抵抗として、２０
ｍΩ以下にできるようになる。このワイヤ抵抗値では、
エミッタ層Ｅの面積が、例えば２００×１０³ μｍ²ま
での適用でも、全コレクタ飽和抵抗Ｒｃｓの１割以下と
なり、コレクタ飽和抵抗Ｒｃｓの飽和性に対する影響を
目立たないものとできる。ただし、エミッタ層Ｅの面積
が、例えば３００×１０³ μｍ² までの適用では、エミ
ッタ／コレクタ用ワイヤ抵抗を、例えば７ｍΩ以下とす
るのが好ましい。

【００６２】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【００６３】(1).コレクタ電極９ｃの外部接続端子Ｔ₁
からコレクタ電極９ｃの端部近傍に存在するコレクタ引
出し層Ｃまでの距離を従来の半分にすることができる。
このため、その抵抗値Ｒｃ₁ も従来の半分にすることが
できる。したがって、トランジスタ全体のコレクタ飽和
抵抗を低減することが可能となる。

【００６４】(2).外部接続端子Ｔ₁ から各コレクタ引出
し層Ｃまでの距離の差を従来よりも小さくすることがで
きるので、外部接続端子Ｔ₁ から各コレクタ引出し層Ｃ
までの抵抗値の差も従来より小さくすることが可能とな
る。

【００６５】(3).上記(1) ，(2) により、トランジスタ
Ｑ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ の性能および動
作安定性を向上させることが可能となる。

【００６６】(4).エミッタ層Ｅを大きくすることなく、
トランジスタＱ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ 全
体のコレクタ飽和抵抗を低減することができる。したが
って、従来よりも小さな面積で、従来と同じ特性を得る
ことができる。すなわち、トランジスタＱ２ａ₁ 〜Ｑ２
ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ の占有面積を従来よりも縮小す
ることが可能となる。

【００６７】(5).エミッタ電極９ｅの外部接続端子Ｔ₂
からエミッタ層Ｅまでの距離も半分にすることができる
ので、そのエミッタ抵抗Ｒｅ₂ も従来の半分にすること
ができる。したがって、トランジスタＱ２ａ₁ 〜Ｑ２ａ
₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃ の性能および動作安定性をさらに
向上させることが可能となる。

【００６８】(6).コレクタ電極９ｃと外部回路とを接続
するボンディングワイヤの抵抗およびエミッタ電極９ｅ
と外部回路とを接続するボンディングワイヤの抵抗を、
例えば１０ｍΩ以下に設定したことにより、コレクタ飽
和抵抗を従来の約１／2.５程度以下に低減することがで
きる。そして、コレクタ飽和抵抗の中に占めるボンディ
ングワイヤ抵抗を約２０ｍΩ以下にすることができる。
したがって、トランジスタＱ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁
〜Ｑ２ｂ₃ の性能をさらに向上させることが可能とな
る。

【００６９】（実施例２）図１０は本発明の他の実施例
である半導体装置の要部平面図である。

【００７０】本実施例２においては、コレクタ電極９ｃ
の外部接続端子Ｔ₁ から各コレクタ引出し層Ｃ（図４参
照）までの距離が等しくなるように、コレクタ電極９ｃ
の外部接続端子Ｔ₁ が、コレクタ電極９ｃの長辺に沿っ
て延在させて幅広に形成されている。

【００７１】また、エミッタ電極９ｅの外部接続端子Ｔ
₂ も、外部接続端子Ｔ₂ から各エミッタ層Ｅ（図４参
照）までの距離が等しくなるように、エミッタ電極９ｅ
の長辺に沿って延在され幅広に形成されている。

【００７２】このように、本実施例２においては、外部
接続端子Ｔ₁ から各コレクタ引出し層Ｃまでの距離を等
しくすることができるので、外部接続端子Ｔ₁ から各コ
レクタ引出し層Ｃまでの間の抵抗値を均一にすることが
可能となる。

【００７３】また、外部接続端子Ｔ₂ から各エミッタ層
Ｅまでの距離を等しくすることができるので、外部接続
端子Ｔ₂ から各エミッタ層Ｅまでの間の抵抗値を均一に
することが可能となる。

【００７４】したがって、トランジスタの性能および動
作安定性をさらに向上させることが可能となる。

【００７５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００７６】例えば前記実施例１，２においては、本発
明をカーステレオ用のスピンドル・モータ・ドライバ回
路に適用した場合について説明したが、これに限定され
るものではなく種々適用可能である。

【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるｎｐｎ
形バイポーラタランジスタからなるパワー・トランジス
タを有する半導体装置に適用した場合について説明した
が、これに限定されず種々適用可能であり、例えばｐｎ
ｐ形バイポーラトランジスタからなるパワー・トランジ
スタを有する半導体装置等のような他の半導体装置に適
用することも可能である。

【００７８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００７９】(1).請求項１記載の発明によれば、コレク
タ電極の引出し部からコレクタ電極の端部近傍に存在す
るコレクタ層までの距離を従来の半分にすることができ
る。このため、その抵抗値も従来の半分にすることがで
きる。したがって、バイポーラトランジスタ全体のコレ
クタ飽和抵抗を低減することができる。また、引出し部
から各コレクタ層までの距離の差を従来よりも小さくす
ることができるので、引出し部から各コレクタ層までの
抵抗値の差も従来より小さくすることができる。これら
の結果、バイポーラトランジスタの性能および動作安定
性を向上させることが可能となる。

【００８０】また、エミッタ領域を大きくすることな
く、バイポーラトランジスタ全体のコレクタ飽和抵抗を
低減することができる。したがって、従来よりも小さな
面積で、従来と同じ特性を得ることができる。すなわ
ち、バイポーラトランジスタの占有面積を従来よりも縮
小することが可能となる。

【００８１】(2).請求項２記載の発明によれば、エミッ
タ電極の引出し部からエミッタ層までの距離も半分にす
ることができるので、そのエミッタ抵抗も従来の半分に
することができる。したがって、バイポーラトランジス
タの性能および動作安定性をさらに向上させることが可
能となる。

【００８２】(3).請求項３記載の発明によれば、引出し
部から各コレクタ層までの距離を等しくすることができ
るので、引出し部から各コレクタ層までの間の抵抗値を
均一にすることができる。したがって、バイポーラトラ
ンジスタの性能および動作安定性をさらに向上させるこ
とが可能となる。

【００８３】(4).請求項５記載の発明によれば、コレク
タ飽和抵抗を従来の約１／2.５程度以下に低減すること
ができる。そして、コレクタ飽和抵抗の中に占めるボン
ディングワイヤ抵抗を約２０ｍΩ以下にすることができ
る。したがって、バイポーラトランジスタの性能をさら
に向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体装置の要部平面
図である。

【図２】図１の半導体装置の回路図である。

【図３】バイポーラトランジスタの配置を示すための半
導体装置の要部平面図である。

【図４】所定のバイポーラトランジスタ形成領域におけ
るトランジスタセルの配置を示すための半導体装置の要
部平面図である。

【図５】図１の半導体装置の要部断面図である。

【図６】バイポーラトランジスタのベース電極の配置を
示すための半導体装置の要部平面図である。

【図７】バイポーラトランジスタのコレクタ飽和抵抗の
成分を示すための等価回路図である。

【図８】コレクタ飽和抵抗と規格化コレクタ対向長との
関係を示すグラフ図である。

【図９】コレクタ飽和抵抗の成分と規格化コレクタ対向
長との関係を示すグラフ図である。

【図１０】本発明の他の実施例である半導体装置の要部
平面図である。

【図１１】従来の半導体装置の要部平面図である。

【図１２】従来の半導体装置の要部平面図である。

【符号の説明】

１ スピンドル・モータ・ドライバ回路 ２ 半導体基板 ３ ｎ⁺ 埋込層 ４ エピタキシャル層 ５ 絶縁膜 ６ｂ ベース電極 ６ｅ エミッタ電極 ６ｃ コレクタ電極 ７ｂ，７ｅ，７ｃ コンタクトホール ８ 配線 ９ｃ コレクタ電極 ９ｅ エミッタ電極 ９ｅｃ₁ 〜９ｅｃ₃ 第２層配線 Ｑ₁,Ｑ２ａ₁ 〜Ｑ２ａ₃,Ｑ２ｂ₁ 〜Ｑ２ｂ₃,Ｑ₃,Ｑ₄
バイポーラトランジスタ ＩＳＯ アイソレーション分離領域 Ｅ エミッタ層 Ｂ ベース層 Ｃ コレクタ引出し層 ＴＣ トランジスタセル Ｔ₁ 外部接続端子（コレクタ電極用引出し部） Ｔ₂ 外部接続端子（エミッタ電極用引出し部） Ｔ₃ 〜Ｔ₅ 外部接続端子 Ｍ₁ 〜Ｍ₃ モータコイル Ｗｅ エミッタ幅 Ｉｃ コレクタ電流 Ｉｅ エミッタ電流 Ｒｂ ベース抵抗 Ｒｃ₁ , Ｒｃ₂ ，Ｒ₁ 〜Ｒ₃,Ｒｅ₁ 〜Ｒｅ₃ 抵抗 Ｒｃｓ コレクタ飽和抵抗 ３０ 半導体基板 ３１ トランジスタセル ３２ ベース層 ３３ エミッタ層 ３４ コレクタ層 ３５ エミッタ電極 ３６ コレクタ電極 ３７ａ，３７ｂ 引出し部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに平行に延在するエミッタ層、ベー
   ス層およびコレクタ層からなるトランジスタセルを半導
   体基板に複数並設するとともに、複数のトランジスタセ
   ルのコレクタ層を並列に接続するコレクタ電極を半導体
   基板上に設けてなる半導体装置であって、前記コレクタ
   電極の長辺の中央領域に外部回路との接続を行うコレク
   タ電極用引出し部を設けたことを特徴とする半導体装
   置。
2. 【請求項２】 互いに平行に延在するエミッタ層、ベー
   ス層およびコレクタ層からなるトランジスタセルを半導
   体基板に複数並設するとともに、複数のトランジスタセ
   ルのエミッタ層を並列に接続するエミッタ電極と、複数
   のトランジスタセルのコレクタ層を並列に接続するコレ
   クタ電極とを半導体基板上に設けてなる半導体装置であ
   って、前記エミッタ電極の長辺の中央領域に外部回路と
   の接続を行うエミッタ電極用引出し部を設けるととも
   に、前記コレクタ電極の長辺の中央領域に外部回路との
   接続を行うコレクタ電極用引出し部を設けたことを特徴
   とする半導体装置。
3. 【請求項３】 互いに平行に延在するエミッタ層、ベー
   ス層およびコレクタ層からなるトランジスタセルを半導
   体基板に複数並設するとともに、複数のトランジスタセ
   ルのコレクタ層を並列に接続するコレクタ電極を半導体
   基板上に設けてなる半導体装置であって、前記コレクタ
   電極の長辺側にコレクタ電極用引出し部を設けるととも
   に、前記コレクタ電極用引出し部から各コレクタ層まで
   の距離が等しくなるように、前記コレクタ電極用引出し
   部を、前記コレクタ電極の長辺に沿って延在させて幅広
   としたことを特徴とする半導体装置。
4. 【請求項４】 互いに平行に延在するエミッタ層、ベー
   ス層およびコレクタ層からなるトランジスタセルを半導
   体基板に複数並設するとともに、複数のトランジスタセ
   ルのエミッタ層を並列に接続するエミッタ電極と、複数
   のトランジスタセルのコレクタ層を並列に接続するコレ
   クタ電極とを半導体基板上に設けてなる半導体装置であ
   って、前記エミッタ電極および前記コレクタ電極の長辺
   側にそれぞれエミッタ電極用引出し部およびコレクタ電
   極用引出し部を設けるとともに、前記エミッタ電極用引
   出し部から各エミッタ層までの距離および前記コレクタ
   電極用引出し部から各コレクタ層までの距離が等しくな
   るように、前記エミッタ電極用引出し部および前記コレ
   クタ電極用引出し部を、前記エミッタ電極および前記コ
   レクタ電極の長辺に沿って延在させて幅広としたことを
   特徴とする半導体装置。
5. 【請求項５】 前記コレクタ電極用引出し部と、前記半
   導体基板を封止するパッケージのリードとをボンディン
   グワイヤによって電気的に接続するとともに、前記ボン
   ディングワイヤの抵抗値を１０ｍΩ以下としたことを特
   徴とする請求項１，２，３または４記載の半導体装置。