JPH0425706B2 - - Google Patents
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- JPH0425706B2 JPH0425706B2 JP58068534A JP6853483A JPH0425706B2 JP H0425706 B2 JPH0425706 B2 JP H0425706B2 JP 58068534 A JP58068534 A JP 58068534A JP 6853483 A JP6853483 A JP 6853483A JP H0425706 B2 JPH0425706 B2 JP H0425706B2
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- Japan
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- type
- region
- forming
- collector
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は少なくともNPN型トランジスタと
PNP型トランジスタとを含む半導体集積回路の
製造方法に関するものである。
PNP型トランジスタとを含む半導体集積回路の
製造方法に関するものである。
従来技術
第１図に示す従来のPNP型トランジスタと
NPN型トランジスタとを含むコンプリメンタリ
な半導体集積回路の製造方法は、P-型基板１に
PNP型トランジスタを分離するためのＮ型埋込
拡散層２を形成する工程と、NPN型トランジス
タのコレクタ低抵抗領域となるN+型埋込拡散層
３を形成する工程と、分離領域を形成するための
P+型埋込拡散層４ａ及びPNP型トランジスタの
コレクタ領域となるP+型埋込拡散層４ｂを形成
する工程と、基板１上にN-型エピタキシヤル層
５を形成する工程と、P+型分離用拡散層６ａ及
びコレクタ引き出し用P+型拡散層６ｂを形成す
る工程と、コレクタ引き出し用N+型拡散層７を
形成する工程と、ベース領域となるP+型拡散層
８ａ及びエミツタ領域となるP+型拡散層８ｂを
形成する工程と、エミツタ領域となるN+型拡散
層９ａ及びベース引き出し領域となるN+型拡散
層９ｂを形成する工程とを有する。
NPN型トランジスタとを含むコンプリメンタリ
な半導体集積回路の製造方法は、P-型基板１に
PNP型トランジスタを分離するためのＮ型埋込
拡散層２を形成する工程と、NPN型トランジス
タのコレクタ低抵抗領域となるN+型埋込拡散層
３を形成する工程と、分離領域を形成するための
P+型埋込拡散層４ａ及びPNP型トランジスタの
コレクタ領域となるP+型埋込拡散層４ｂを形成
する工程と、基板１上にN-型エピタキシヤル層
５を形成する工程と、P+型分離用拡散層６ａ及
びコレクタ引き出し用P+型拡散層６ｂを形成す
る工程と、コレクタ引き出し用N+型拡散層７を
形成する工程と、ベース領域となるP+型拡散層
８ａ及びエミツタ領域となるP+型拡散層８ｂを
形成する工程と、エミツタ領域となるN+型拡散
層９ａ及びベース引き出し領域となるN+型拡散
層９ｂを形成する工程とを有する。
従つて、従来の方法では分離領域としてP+型
埋込拡散層４ａ及びP+型拡散層６ａを設ける工
程、更にＮ型埋込拡散層２を設ける工程が必要に
なる。このため、製造工程が多く、且つチツプ面
積が必然的に大になつた。
埋込拡散層４ａ及びP+型拡散層６ａを設ける工
程、更にＮ型埋込拡散層２を設ける工程が必要に
なる。このため、製造工程が多く、且つチツプ面
積が必然的に大になつた。
発明の目的
そこで、本発明の目的は、製造工程の簡略化及
びチツプ面積の低減が可能な半導体集積回路の製
造方法を提供することにある。
びチツプ面積の低減が可能な半導体集積回路の製
造方法を提供することにある。
発明の構成
上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、Ｎ型半導
体基板１１の中にその表面側を除いて前記Ｎ型半
導体基板１１に包囲されるようにNPN型トラン
ジスタのためのＰ型分離領域１２ａ及びPNP型
トランジスタのためのＰ型コレクタ領域１２ｂを
形成する工程と、前記Ｐ型分離領域１２ａの中に
その表面側を除いて前記Ｐ型分離領域１２ａに包
囲されるように前記NPN型トランジスタのＮ型
低抵抗コレクタ領域１３を形成する工程と、前記
Ｐ型分離領域１２ａと前記Ｐ型コレクタ領域１２
ｂと前記Ｎ型低抵抗コレクタ領域１３とを含む前
記基板１１上に前記Ｎ型低抵抗コレクタ領域１３
よりも高い抵抗値を有するＮ型エピタキシヤル層
１４を形成する工程と、この工程又は後の工程で
前記Ｎ型エピタキシヤル層１４の表面から前記Ｐ
型分離領域１２ａに達するようにＰ型環状分離領
域１５ａを前記Ｎ型エピタキシヤル層１４の中に
形成し、同時にこの工程又は後の工程で前記Ｎ型
エピタキシヤル層１４の表面から前記Ｐ型コレク
タ領域１２ｂに達するようにＰ型環状コレクタ引
き出し領域１５ｂを前記Ｎ型エピタキシヤル層１
４の中に形成し、互いに独立している前記Ｐ型環
状分離領域１５ａと前記Ｐ型コレクタ引き出し領
域１５ｂとによつて第１及び第２のＮ型島状領域
１４ａ，１４ｂを生じさせる工程と、前記第１の
Ｎ型島状領域１４ａに前記NPN型トランジスタ
のＰ型ベース領域１８ａとＮ型エミツタ領域１９
とを夫々形成し、前記第２のＮ型島状領域１４ｂ
の中に前記PNP型トランジスタのＰ型エミツタ
領域１８ｂを形成する工程とを含んだ半導体集積
回路の製造方法に係わるものである。
示す図面の符号を参照して説明すると、Ｎ型半導
体基板１１の中にその表面側を除いて前記Ｎ型半
導体基板１１に包囲されるようにNPN型トラン
ジスタのためのＰ型分離領域１２ａ及びPNP型
トランジスタのためのＰ型コレクタ領域１２ｂを
形成する工程と、前記Ｐ型分離領域１２ａの中に
その表面側を除いて前記Ｐ型分離領域１２ａに包
囲されるように前記NPN型トランジスタのＮ型
低抵抗コレクタ領域１３を形成する工程と、前記
Ｐ型分離領域１２ａと前記Ｐ型コレクタ領域１２
ｂと前記Ｎ型低抵抗コレクタ領域１３とを含む前
記基板１１上に前記Ｎ型低抵抗コレクタ領域１３
よりも高い抵抗値を有するＮ型エピタキシヤル層
１４を形成する工程と、この工程又は後の工程で
前記Ｎ型エピタキシヤル層１４の表面から前記Ｐ
型分離領域１２ａに達するようにＰ型環状分離領
域１５ａを前記Ｎ型エピタキシヤル層１４の中に
形成し、同時にこの工程又は後の工程で前記Ｎ型
エピタキシヤル層１４の表面から前記Ｐ型コレク
タ領域１２ｂに達するようにＰ型環状コレクタ引
き出し領域１５ｂを前記Ｎ型エピタキシヤル層１
４の中に形成し、互いに独立している前記Ｐ型環
状分離領域１５ａと前記Ｐ型コレクタ引き出し領
域１５ｂとによつて第１及び第２のＮ型島状領域
１４ａ，１４ｂを生じさせる工程と、前記第１の
Ｎ型島状領域１４ａに前記NPN型トランジスタ
のＰ型ベース領域１８ａとＮ型エミツタ領域１９
とを夫々形成し、前記第２のＮ型島状領域１４ｂ
の中に前記PNP型トランジスタのＰ型エミツタ
領域１８ｂを形成する工程とを含んだ半導体集積
回路の製造方法に係わるものである。
発明の作用効果
本発明は次の作用効果を有する。
(イ) PNP型トランジスタのＰ型コレクタ領域１
２ｂとＰ型環状コレクタ引き出し領域１５ｂを
Ｎ型基板１１とＮ型エピタキシヤル層１４で囲
むことによつてPNP型トランジスタの分離が
達成されるので、分離のための特別な不純物拡
散が不要になり、製造工程が簡略化される。
２ｂとＰ型環状コレクタ引き出し領域１５ｂを
Ｎ型基板１１とＮ型エピタキシヤル層１４で囲
むことによつてPNP型トランジスタの分離が
達成されるので、分離のための特別な不純物拡
散が不要になり、製造工程が簡略化される。
(ロ) PNP型トランジスタにおいて分離のための
特別な不純物拡散領域を有さないので、チツプ
面積を小さくすることができる。
特別な不純物拡散領域を有さないので、チツプ
面積を小さくすることができる。
実施例
次に、第２図〜第１１図を参照して本発明の実
施例に係わる集積回路及びその製造について述べ
る。本実施例の集積回路は、第１１図に示すモー
タ制御回路の一部、即ち、NPN型の第１のトラ
ンジスタQ1とPNP型の第２のトランジスタQ2と
を含む回路、又はNPN型の第３のトランジスタ
Q3とPNP型の第４のトランジスタQ4とを含む回
路から成る。
施例に係わる集積回路及びその製造について述べ
る。本実施例の集積回路は、第１１図に示すモー
タ制御回路の一部、即ち、NPN型の第１のトラ
ンジスタQ1とPNP型の第２のトランジスタQ2と
を含む回路、又はNPN型の第３のトランジスタ
Q3とPNP型の第４のトランジスタQ4とを含む回
路から成る。
第１１図の回路で要求するNPN型Siトランジ
スタとPNP型Siトランジスタとを同一の基板に
形成するために、まず、第２図に示す如く、５〜
10Ω・cmの比抵抗を有するN-型Si基板１１に、
シート抵抗ρs＝50Ω／□、拡散深さxj＝15μｍの
P+型分離領域１２ａ及びP+型コレクタ領域１２
ｂを硼素の選択拡散法により形成する。なお、第
２図〜第９図では選択拡散のマスクとなるSiO2
膜が夫々省略されている。また、NPN型トラン
ジスタを高耐圧化する時は、まず、P+型コレク
タ領域１２ｂのためのプレデポジツト拡散を行
い、次いでP+型分離領域１２ａのためのプレデ
ポジツト拡散を行い、その後同時にドライブ拡散
を行う方法によつてP+型分離領域１２をρs＝500
Ω／□、xj＝10μｍとし、P+型コレクタ領域１２
ｂをρs＝50Ω／□、xj＝15μｍとしてもよい。
スタとPNP型Siトランジスタとを同一の基板に
形成するために、まず、第２図に示す如く、５〜
10Ω・cmの比抵抗を有するN-型Si基板１１に、
シート抵抗ρs＝50Ω／□、拡散深さxj＝15μｍの
P+型分離領域１２ａ及びP+型コレクタ領域１２
ｂを硼素の選択拡散法により形成する。なお、第
２図〜第９図では選択拡散のマスクとなるSiO2
膜が夫々省略されている。また、NPN型トラン
ジスタを高耐圧化する時は、まず、P+型コレク
タ領域１２ｂのためのプレデポジツト拡散を行
い、次いでP+型分離領域１２ａのためのプレデ
ポジツト拡散を行い、その後同時にドライブ拡散
を行う方法によつてP+型分離領域１２をρs＝500
Ω／□、xj＝10μｍとし、P+型コレクタ領域１２
ｂをρs＝50Ω／□、xj＝15μｍとしてもよい。
次に、第３図に示す如く、砒素（あるいはアン
チモン）を選択拡散することによつてρs＝15Ω／
□、xj＝3μｍのN+型低抵抗コレクタ領域１３を
P+型分離領域１２ａの中に形成する。
チモン）を選択拡散することによつてρs＝15Ω／
□、xj＝3μｍのN+型低抵抗コレクタ領域１３を
P+型分離領域１２ａの中に形成する。
次に、第４図に示す如く、基板１１上に燐をド
ープしたN-型シリコンを成長させることによつ
て比抵抗１〜２Ω・cm、厚さ約16μｍのN-型エピ
タキシヤル層１４を形成する。この時、領域１２
ａ，１２ｂ，１３は上に延びる。
ープしたN-型シリコンを成長させることによつ
て比抵抗１〜２Ω・cm、厚さ約16μｍのN-型エピ
タキシヤル層１４を形成する。この時、領域１２
ａ，１２ｂ，１３は上に延びる。
次に、第５図に示す如く、硼素を選択拡散する
ことによつて、第１のN-型島状領域１４ａが生
じるようにP+型環状分離領域１５ａを形成し、
同時に第２のN-型島状領域１４ｂが生じるよう
にP+型コレクタ引き出し領域１５ｂを環状に形
成する。この時、領域１５ａ，１５ｂのρsは10
Ω／□であり、xjは12μｍである。なお、領域１
５ａ，１５ｂは互いに独立し且つエピタキシヤル
層１４の残存領域１４ｃによつて囲まれている。
また。領域１５ａ，１５ｂはP+型分離領域１２
ａとP+型コレクタ領域１２ｂとに夫々達してい
る。しかし、この工程で領域１５ａ，１５ｂと領
域１２ａ，１２ｂとを接続させずに、以後の加熱
工程において接続させてもよい。
ことによつて、第１のN-型島状領域１４ａが生
じるようにP+型環状分離領域１５ａを形成し、
同時に第２のN-型島状領域１４ｂが生じるよう
にP+型コレクタ引き出し領域１５ｂを環状に形
成する。この時、領域１５ａ，１５ｂのρsは10
Ω／□であり、xjは12μｍである。なお、領域１
５ａ，１５ｂは互いに独立し且つエピタキシヤル
層１４の残存領域１４ｃによつて囲まれている。
また。領域１５ａ，１５ｂはP+型分離領域１２
ａとP+型コレクタ領域１２ｂとに夫々達してい
る。しかし、この工程で領域１５ａ，１５ｂと領
域１２ａ，１２ｂとを接続させずに、以後の加熱
工程において接続させてもよい。
次に、第６図に示す如く、第１の島状領域１４
ａの中に燐の選択拡散法によつてρs＝15Ω／□、
xj＝10μｍのN+型コレクタ電極形成領域１６を環
状に形成する。この実施例ではこの工程で領域１
６が領域１３に達しているが、後の加熱工程で領
域１３に達するようにしてもよい、また、NPN
型トランジスタの飽和電圧があまり問題にならな
いときは、最終工程においても、領域１６が領域
１３から分離されていてもよい。
ａの中に燐の選択拡散法によつてρs＝15Ω／□、
xj＝10μｍのN+型コレクタ電極形成領域１６を環
状に形成する。この実施例ではこの工程で領域１
６が領域１３に達しているが、後の加熱工程で領
域１３に達するようにしてもよい、また、NPN
型トランジスタの飽和電圧があまり問題にならな
いときは、最終工程においても、領域１６が領域
１３から分離されていてもよい。
次に、第７図に示す如く、第２の島状領域１４
ｂに燐の選択拡散法によつてρs＝60Ω／□、xj＝
7μｍのN-型島状領域１４ｂよりも低抵抗のＮ型
低抵抗ベース領域１７を形成する。第７図では領
域１７と領域１２ｂとの間にN-型島状領域１４
ｂの一部が残存するように領域１７が形成されて
いるが、領域１７が領域１２ｂに達するように拡
散してもよい。領域１７とP+型コレクタ引き出
し領域１５ｂとの間に、PNP型トランジスタの
耐圧向上のためにN-型島状領域１４ｂの一部を
を残存させる。
ｂに燐の選択拡散法によつてρs＝60Ω／□、xj＝
7μｍのN-型島状領域１４ｂよりも低抵抗のＮ型
低抵抗ベース領域１７を形成する。第７図では領
域１７と領域１２ｂとの間にN-型島状領域１４
ｂの一部が残存するように領域１７が形成されて
いるが、領域１７が領域１２ｂに達するように拡
散してもよい。領域１７とP+型コレクタ引き出
し領域１５ｂとの間に、PNP型トランジスタの
耐圧向上のためにN-型島状領域１４ｂの一部を
を残存させる。
次に、第８図に示す如く、硼素の選択拡散法に
よつてρs＝30Ω／□、xj＝4μｍのP+型ベース領域
１８ａ及びP+型エミツタ領域１８ｂを同時に形
成する。この際、一方の領域１８ａはN-型の第
１の島状領域１４ａのほぼ中央に形成するが、他
方の領域１８ｂはＮ型低抵抗ベース領域１７の右
側に片寄つた状態に形成する。領域１８ｂと領域
１７との関係を更に詳しく説明すると、P+型エ
ミツタ領域１８ｂの右側面とＮ型低抵抗ベース領
域１７の右側面とが重なるように、領域１８ｂを
形成する。このように、領域１８ｂを片寄つた状
態に形成すると、チツプ面積を減少させることが
出来る。実施例では、領域１８ｂの右側面と領域
１７の右側面とがほぼ重なつているが、領域１８
ｂの右側面と領域１４ｂとの間に領域１７の一部
が少し露出する場合に於いてもチツプ面積の低減
の効果が得られる。この場合には、領域１７の露
出面の距離が領域１８ｂの下部の領域１７の厚さ
Ｌよりも小であることが望ましい。また、実施例
のように領域１７，１８ｂの右側面が重なる場合
には、領域１８ｂの深さxjの2/3以下の深さで領
域１８ｂの拡散層と領域１７の拡散層とが交差す
るように選択拡散することが望ましい。上述の如
く、領域１８ｂを領域１７の中に片寄つた状態に
配置しても、領域１７，１８ｂをN-型の領域１
４ｂが囲んでいるので、PNP型トランジスタを
得ることが出来る。
よつてρs＝30Ω／□、xj＝4μｍのP+型ベース領域
１８ａ及びP+型エミツタ領域１８ｂを同時に形
成する。この際、一方の領域１８ａはN-型の第
１の島状領域１４ａのほぼ中央に形成するが、他
方の領域１８ｂはＮ型低抵抗ベース領域１７の右
側に片寄つた状態に形成する。領域１８ｂと領域
１７との関係を更に詳しく説明すると、P+型エ
ミツタ領域１８ｂの右側面とＮ型低抵抗ベース領
域１７の右側面とが重なるように、領域１８ｂを
形成する。このように、領域１８ｂを片寄つた状
態に形成すると、チツプ面積を減少させることが
出来る。実施例では、領域１８ｂの右側面と領域
１７の右側面とがほぼ重なつているが、領域１８
ｂの右側面と領域１４ｂとの間に領域１７の一部
が少し露出する場合に於いてもチツプ面積の低減
の効果が得られる。この場合には、領域１７の露
出面の距離が領域１８ｂの下部の領域１７の厚さ
Ｌよりも小であることが望ましい。また、実施例
のように領域１７，１８ｂの右側面が重なる場合
には、領域１８ｂの深さxjの2/3以下の深さで領
域１８ｂの拡散層と領域１７の拡散層とが交差す
るように選択拡散することが望ましい。上述の如
く、領域１８ｂを領域１７の中に片寄つた状態に
配置しても、領域１７，１８ｂをN-型の領域１
４ｂが囲んでいるので、PNP型トランジスタを
得ることが出来る。
次に、第９図に示す如く、燐の選択拡散によつ
てρs＝５Ω／□、xj＝2μｍのN+型エミツタ領域
１９をP+型ベース領域１８ａの中に形成する。
なお、この工程で領域１７にN+型のベース電極
接続領域を同時に形成してもよい。
てρs＝５Ω／□、xj＝2μｍのN+型エミツタ領域
１９をP+型ベース領域１８ａの中に形成する。
なお、この工程で領域１７にN+型のベース電極
接続領域を同時に形成してもよい。
次に、第１０図に示す如く、アルミニウムの蒸
着によつて、NPN型トランジスタのコレクタ電
極２０ａ、ベース電極２１ａ、及びエミツタ電極
２２ａを形成すると共にPNP型トランジスタの
コレクタ電極２０ｂ、ベース電極２１ｂ、及びエ
ミツタ電極２２ｂを形成し、更にN-型エピタキ
シヤル層１４の残存領域１４ａに電源電圧＋Vcc
（最高電圧）を印加する電極２３を形成し、更に
P+型分離領域１２ａ，１５ａをグランド（最低
電位ライン）に接続するための電極２４を形成す
る。なお、第１０図の２５はSiO2膜である。ま
た、図示されていない領域の半導体素子も、図示
のトランジスタと同様に形成する。
着によつて、NPN型トランジスタのコレクタ電
極２０ａ、ベース電極２１ａ、及びエミツタ電極
２２ａを形成すると共にPNP型トランジスタの
コレクタ電極２０ｂ、ベース電極２１ｂ、及びエ
ミツタ電極２２ｂを形成し、更にN-型エピタキ
シヤル層１４の残存領域１４ａに電源電圧＋Vcc
（最高電圧）を印加する電極２３を形成し、更に
P+型分離領域１２ａ，１５ａをグランド（最低
電位ライン）に接続するための電極２４を形成す
る。なお、第１０図の２５はSiO2膜である。ま
た、図示されていない領域の半導体素子も、図示
のトランジスタと同様に形成する。
本実施例の集積回路には次の作用効果がある。
(A) N-型エピタキシヤル層１４の残存領域１４
ｃにP+型コレクタ領域１２ｂよりも高い電圧
＋Vccを加えることによつて、領域１１，１４
ｃと領域１２ｂ，１５ｂとの間が逆バイアス状
態となり、PNP型トランジスタの分離が達成
される。従つて、分離領域を形成するための特
別な工程を設けないで、分離が達成される。即
ち、第１図に示す従来の集積回路の領域２を設
ける工程が不要になる。この結果、製造工程が
１工程分簡略化される。
ｃにP+型コレクタ領域１２ｂよりも高い電圧
＋Vccを加えることによつて、領域１１，１４
ｃと領域１２ｂ，１５ｂとの間が逆バイアス状
態となり、PNP型トランジスタの分離が達成
される。従つて、分離領域を形成するための特
別な工程を設けないで、分離が達成される。即
ち、第１図に示す従来の集積回路の領域２を設
ける工程が不要になる。この結果、製造工程が
１工程分簡略化される。
(B) 第１図の領域２、及び領域４ａ，６ａのうち
右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チツプ面積の低減
が可能になる。
右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チツプ面積の低減
が可能になる。
(C) 領域１７の中に領域１８ｂを片寄つて配置す
ることにより、領域１７の面積を低減させるこ
とが可能になり、チツプ面積を低減することが
出来る。
ることにより、領域１７の面積を低減させるこ
とが可能になり、チツプ面積を低減することが
出来る。
(D) 領域１４ｂの中に低抵抗ベース領域１７ｂを
設けているので、ベース拡散型トランジスタに
近い構成あるいはベース拡散型トランジスタと
することが可能になり、耐圧、電流増幅率、電
流増幅率の電流依存性、飽和電圧等の電気的特
性を、左側のベース拡散型のNPNトランジス
タに近づけることが可能になる。従つて、第１
１図に示す回路を構成する際には好都合にな
る。
設けているので、ベース拡散型トランジスタに
近い構成あるいはベース拡散型トランジスタと
することが可能になり、耐圧、電流増幅率、電
流増幅率の電流依存性、飽和電圧等の電気的特
性を、左側のベース拡散型のNPNトランジス
タに近づけることが可能になる。従つて、第１
１図に示す回路を構成する際には好都合にな
る。
第１図は従来の集積回路を示す断面図、第２
図、第３図、第４図、第５図、第６図、第７図、
第８図、第９図及び第１０図は本発明の実施例に
係わる集積回路を工程順に示す断面図、第１１図
は第１０図の集積回路を使用したモータ制御回路
を示す回路図である。 １１……N-型半導体基板、１２ａ……P+型分
離領域、１２ｂ……P+型コレクタ領域、１３…
…N+型低抵抗コレクタ領域、１４……N-型エピ
タキシヤル層、１４ａ……第１の島状領域、１４
ｂ……第２の島状領域、１４ｃ……残存領域、１
５ａ……P+型環状分離領域、１５ｂ……P+型コ
レクタ引き出し領域、１６……N+型コレクタ電
極形成領域、１７……Ｎ型低抵抗ベース領域、１
８ａ……P+型ベース領域、１８ｂ……P+型エミ
ツタ領域、１９……N+型エミツタ領域。
図、第３図、第４図、第５図、第６図、第７図、
第８図、第９図及び第１０図は本発明の実施例に
係わる集積回路を工程順に示す断面図、第１１図
は第１０図の集積回路を使用したモータ制御回路
を示す回路図である。 １１……N-型半導体基板、１２ａ……P+型分
離領域、１２ｂ……P+型コレクタ領域、１３…
…N+型低抵抗コレクタ領域、１４……N-型エピ
タキシヤル層、１４ａ……第１の島状領域、１４
ｂ……第２の島状領域、１４ｃ……残存領域、１
５ａ……P+型環状分離領域、１５ｂ……P+型コ
レクタ引き出し領域、１６……N+型コレクタ電
極形成領域、１７……Ｎ型低抵抗ベース領域、１
８ａ……P+型ベース領域、１８ｂ……P+型エミ
ツタ領域、１９……N+型エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型半導体基板１１の中にその表面側を除い
て前記Ｎ型半導体基板１１に包囲されるように
NPN型トランジスタのためのＰ型分離領域１２
ａ及びPNP型トランジスタのためのＰ型コレク
タ領域１２ｂを形成する工程と、 前記Ｐ型分離領域１２ａの中にその表面側を除
いて前記Ｐ型分離領域１２ａに包囲されるように
前記NPN型トランジスタのＮ型低抵抗コレクタ
領域１３を形成する工程と、 前記Ｐ型分離領域１２ａと前記Ｐ型コレクタ領
域１２ｂと前記Ｎ型低抵抗コレクタ領域１３とを
含む前記基板１１上に前記Ｎ型低抵抗コレクタ領
域１３よりも高い抵抗値を有するＮ型エピタキシ
ヤル層１４を形成する工程と、 この工程又は後の工程で前記Ｎ型エピタキシヤ
ル層１４の表面から前記Ｐ型分離領域１２ａに達
するようにＰ型環状分離領域１５ａを前記Ｎ型エ
ピタキシヤル層１４の中に形成し、同時にこの工
程又は後の工程で前記Ｎ型エピタキシヤル層１４
の表面から前記Ｐ型コレクタ領域１２ｂに達する
ようにＰ型環状コレクタ引き出し領域１５ｂを前
記Ｎ型エピタキシヤル層１４の中に形成し、互い
に独立している前記Ｐ型環状分離領域１５ａと前
記Ｐ型コレクタ引き出し領域１５ｂとによつて第
１及び第２のＮ型島状領域１４ａ，１４ｂを生じ
させる工程と、 前記第１のＮ型島状領域１４ａに前記NPN型
トランジスタのＰ型ベース領域１８ａとＮ型エミ
ツタ領域１９とを夫々形成し、前記第２のＮ型島
状領域１４ｂの中に前記PNP型トランジスタの
Ｐ型エミツタ領域１８ｂを形成する工程と、 を含んだ半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068534A JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
| JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068534A JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417705A Division JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194465A JPS59194465A (ja) | 1984-11-05 |
| JPH0425706B2 true JPH0425706B2 (ja) | 1992-05-01 |
Family
ID=13376494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068534A Granted JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194465A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618203B2 (ja) * | 1986-03-14 | 1994-03-09 | 三洋電機株式会社 | 縦型ｐｎｐトランジスタの製造方法 |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
| JPH0276843U (ja) * | 1988-12-01 | 1990-06-13 | ||
| WO1996032778A2 (en) * | 1995-04-10 | 1996-10-17 | Philips Electronics N.V. | Level-shifting circuit and high-side driver including such a level-shifting circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252374A (en) * | 1976-06-21 | 1977-04-27 | Sony Corp | Semiconductor device |
-
1983
- 1983-04-19 JP JP58068534A patent/JPS59194465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194465A (ja) | 1984-11-05 |
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