JPS6332259B2 - - Google Patents
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- JPS6332259B2 JPS6332259B2 JP55179449A JP17944980A JPS6332259B2 JP S6332259 B2 JPS6332259 B2 JP S6332259B2 JP 55179449 A JP55179449 A JP 55179449A JP 17944980 A JP17944980 A JP 17944980A JP S6332259 B2 JPS6332259 B2 JP S6332259B2
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- Japan
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- crossover
- region
- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（IC）に関し、
その中でも特に高周波バイポーラトランジスタ
と、半導体層を利用した多層配線素子（以下クロ
スオーバーと呼ぶ）の一体化において、高周波ト
ランジスタの特性を維持しながらクロスオーバー
の信頼性を上げ、かつ、ICの歩留り向上及び速
度の向上を目的とするものである。
その中でも特に高周波バイポーラトランジスタ
と、半導体層を利用した多層配線素子（以下クロ
スオーバーと呼ぶ）の一体化において、高周波ト
ランジスタの特性を維持しながらクロスオーバー
の信頼性を上げ、かつ、ICの歩留り向上及び速
度の向上を目的とするものである。
ICを製造するに際し、トランジスタや抵抗を
Al等で配線を行なう場合、それらの素子の位置
関係からAl配線が通らないことがある。その場
合クロスオーバーとよばれる拡散層で電気的に接
続を行ない、Al配線とクロスした拡散層で別の
配線を形成する構造を用いる。特にトランジスタ
として高周波トランジスタを使用した場合、高速
化のため寄生容量を小さくする必要がある。この
時Al配線の引き回しを少しでも短かくしたり、
素子を小さくする必要から、上記クロスオーバー
構造が使われることが多い。
Al等で配線を行なう場合、それらの素子の位置
関係からAl配線が通らないことがある。その場
合クロスオーバーとよばれる拡散層で電気的に接
続を行ない、Al配線とクロスした拡散層で別の
配線を形成する構造を用いる。特にトランジスタ
として高周波トランジスタを使用した場合、高速
化のため寄生容量を小さくする必要がある。この
時Al配線の引き回しを少しでも短かくしたり、
素子を小さくする必要から、上記クロスオーバー
構造が使われることが多い。
第１図Ａに、従来における高周波バイポーラト
ランジスタとクロスオーバーの一体化構造を示
す。１′，２′，３′はそれぞれエミツタ、ベース、
コレクタの電極、１ａはクロスオーバー用のn+
拡散層、１ｂは高周波トランジスタのn+エミツ
タ層、２ａはクロスオーバー用のp+層、２a′は２
ａと１ａの深さの差で形成されるｐ層、２ｂは高
周波トランジスタのベース、２b′はその活性ベー
ス、３ａはクロスオーバーが形成されている島領
域のコンタクト用のn+層、３ｂは高周波トラン
ジスタのコレクタコンタクト用のn+層、４ａ，
４ｂはそれぞれクロスオーバー用の島領域とトラ
ンジスタのコレクタであり、低濃度のｎ形エピ層
で形成されている。６はｐ形の分離領域、５は
n+埋込層、７はｐ形基板、８，９はクロスオー
バーの下層の電極、１０はクロスしている上層の
金属配線層で、絶縁物１２を介して上層配線１０
と下層配線１ａ，２ａが電気的に分離されてい
る。
ランジスタとクロスオーバーの一体化構造を示
す。１′，２′，３′はそれぞれエミツタ、ベース、
コレクタの電極、１ａはクロスオーバー用のn+
拡散層、１ｂは高周波トランジスタのn+エミツ
タ層、２ａはクロスオーバー用のp+層、２a′は２
ａと１ａの深さの差で形成されるｐ層、２ｂは高
周波トランジスタのベース、２b′はその活性ベー
ス、３ａはクロスオーバーが形成されている島領
域のコンタクト用のn+層、３ｂは高周波トラン
ジスタのコレクタコンタクト用のn+層、４ａ，
４ｂはそれぞれクロスオーバー用の島領域とトラ
ンジスタのコレクタであり、低濃度のｎ形エピ層
で形成されている。６はｐ形の分離領域、５は
n+埋込層、７はｐ形基板、８，９はクロスオー
バーの下層の電極、１０はクロスしている上層の
金属配線層で、絶縁物１２を介して上層配線１０
と下層配線１ａ，２ａが電気的に分離されてい
る。
このような構造においては、１ａと１ｂは同じ
濃度同じ深さのn+層で、２ａと２ｂは同じ濃度
同じ深さのp+層で、３ａと３ｂは同じ濃度同じ
深さのn+層で形成される。
濃度同じ深さのn+層で、２ａと２ｂは同じ濃度
同じ深さのp+層で、３ａと３ｂは同じ濃度同じ
深さのn+層で形成される。
通常高周波トランジスタにおいて活性ベース２
b′の幅は、高周波特性を上げるために、非常に狭
く形成される。例えば第１図Ａにおいては、活性
ベース２b′の幅は約0.2μｍの厚みになる。その
時、クロスオーバー部分の２a′の厚みも同様に約
0.2μｍの厚みになる。このように２a′及び２b′を
狭く形成する時に問題となるのは、エミツタおよ
びこれと同時に形成されるn+層１ａが部分的に
深く入つて島領域４ａ、コレクタ４ｂまで到達し
て発生するリーク（以下CEリークと呼ぶ）であ
る。
b′の幅は、高周波特性を上げるために、非常に狭
く形成される。例えば第１図Ａにおいては、活性
ベース２b′の幅は約0.2μｍの厚みになる。その
時、クロスオーバー部分の２a′の厚みも同様に約
0.2μｍの厚みになる。このように２a′及び２b′を
狭く形成する時に問題となるのは、エミツタおよ
びこれと同時に形成されるn+層１ａが部分的に
深く入つて島領域４ａ、コレクタ４ｂまで到達し
て発生するリーク（以下CEリークと呼ぶ）であ
る。
こうしたクロスオーバー部分のリークを第１図
Ｂに示す。これはn+層１ａが部分的に深く入つ
てp+層２ｃを突き抜けて、ｎ層４ａまで到達し
ている図である。このようなCEリークは半導体
層中に存在する結晶欠陥やO.S.F及び重金属類の
凝結などが原因となつて起こる場合が多い。この
ように第１図のクロスオーバー部分の構造は高周
波トランジスタのエミツタ１ｂ及びベース２ｂと
同じ深さ同じ濃度で形成されているので、CEリ
ークも同様に起こり、集積回路に不良を起こし信
頼性の劣化する原因となる。
Ｂに示す。これはn+層１ａが部分的に深く入つ
てp+層２ｃを突き抜けて、ｎ層４ａまで到達し
ている図である。このようなCEリークは半導体
層中に存在する結晶欠陥やO.S.F及び重金属類の
凝結などが原因となつて起こる場合が多い。この
ように第１図のクロスオーバー部分の構造は高周
波トランジスタのエミツタ１ｂ及びベース２ｂと
同じ深さ同じ濃度で形成されているので、CEリ
ークも同様に起こり、集積回路に不良を起こし信
頼性の劣化する原因となる。
すなわち、第１図のクロスオーバー構造におい
て、電極８と電極９間に流れる電流が、CEリー
クのため３ａに接続された電極１１に流れ出すこ
とになるわけである。このため、８と９間に流れ
る電流値が変化し、このクロスオーバーを使つた
ICが正常に動作しなくなる。特にクロスオーバ
ー部分は、トランジスタのエミツタに比べて面積
が大きいのでそれだけCEリークが起こる可能性
が大きく、ICの歩留りが低下する原因になつて
いる。
て、電極８と電極９間に流れる電流が、CEリー
クのため３ａに接続された電極１１に流れ出すこ
とになるわけである。このため、８と９間に流れ
る電流値が変化し、このクロスオーバーを使つた
ICが正常に動作しなくなる。特にクロスオーバ
ー部分は、トランジスタのエミツタに比べて面積
が大きいのでそれだけCEリークが起こる可能性
が大きく、ICの歩留りが低下する原因になつて
いる。
本発明はこのような問題の検討に鑑み、クロス
オーバー部分における電流リークを起りにくく
し、一体に集積化される他の高周波トランジスタ
等の素子の性能を維持することのできる半導体集
積回路を提供するものである。
オーバー部分における電流リークを起りにくく
し、一体に集積化される他の高周波トランジスタ
等の素子の性能を維持することのできる半導体集
積回路を提供するものである。
第２図Ａ，Ｂ及び第３図をもとに本発明の実施
例を詳細に述べる。
例を詳細に述べる。
第２図Ａに本発明における高周波バイポーラト
ランジスタとクロスオーバー部分の一体化構造を
示す。２１′，２２′，２３′はそれぞれ高周波バ
イポーラトランジスタのエミツタ、ベース、コレ
クタの電極、２１ａはクロスオーバー用のn+層、
２１ｂは高周波トランジスタのn+エミツタ層、
２２ａはクロスオーバー用のp+層、２２a′と２２
ａと２１ａの深さの差で形成されるｐ層、２２ｂ
は高周波トランジスタのベース、２２b′はその活
性ベース部分、２３ａはクロスオーバーが形成さ
れている島領域のコンタクト用のn+層、３３ｂ
は高周波トランジスタのコレクタコンタクト用の
n+層、２４ａ，２４ｂはそれぞれクロスオーバ
ー用の島領域、トランジスタのコレクタであり、
低濃度のｎ形エピタキシヤル層で形成され、２６
はｐ形の分離領域、２５はn+埋込層、２７はｐ
形基板、２８，２９はクロスオーバーの下層の電
極、２１０はクロスしている上層の金属配線層
で、絶縁物２１２を介して上層配線２１０と下層
配線２１ａ，２２ａが電気的に分離されている。
さらに２１３は低濃度の深いp-層でクロスオー
バー部分のみに形成されている。このp-層２１
３はp+層２２ａの２倍以上の深さに形成する。
このようにp-層２１３を付加した場合、第２図
Ｂに示すごとく、n+層２１ａが部分的に深く入
つて浅いp+層２２ａを突き抜けても深いp-層２
１３が存在するので、ｎ層２４ａまでは到達しな
い。このため上記に述べたCEリークは起こらな
い。そして、p+層２２ａはクロスオーバーのｐ
形コンタクト部分となる。
ランジスタとクロスオーバー部分の一体化構造を
示す。２１′，２２′，２３′はそれぞれ高周波バ
イポーラトランジスタのエミツタ、ベース、コレ
クタの電極、２１ａはクロスオーバー用のn+層、
２１ｂは高周波トランジスタのn+エミツタ層、
２２ａはクロスオーバー用のp+層、２２a′と２２
ａと２１ａの深さの差で形成されるｐ層、２２ｂ
は高周波トランジスタのベース、２２b′はその活
性ベース部分、２３ａはクロスオーバーが形成さ
れている島領域のコンタクト用のn+層、３３ｂ
は高周波トランジスタのコレクタコンタクト用の
n+層、２４ａ，２４ｂはそれぞれクロスオーバ
ー用の島領域、トランジスタのコレクタであり、
低濃度のｎ形エピタキシヤル層で形成され、２６
はｐ形の分離領域、２５はn+埋込層、２７はｐ
形基板、２８，２９はクロスオーバーの下層の電
極、２１０はクロスしている上層の金属配線層
で、絶縁物２１２を介して上層配線２１０と下層
配線２１ａ，２２ａが電気的に分離されている。
さらに２１３は低濃度の深いp-層でクロスオー
バー部分のみに形成されている。このp-層２１
３はp+層２２ａの２倍以上の深さに形成する。
このようにp-層２１３を付加した場合、第２図
Ｂに示すごとく、n+層２１ａが部分的に深く入
つて浅いp+層２２ａを突き抜けても深いp-層２
１３が存在するので、ｎ層２４ａまでは到達しな
い。このため上記に述べたCEリークは起こらな
い。そして、p+層２２ａはクロスオーバーのｐ
形コンタクト部分となる。
また、第２図のクロスオーバーは、導体配線よ
りなる電極２８と電極２９間に電流が流れるわけ
であるが、この２８と２９端子の電位よりも、２
１１の端子の電位を低くして使用する。つまり
p-層２１３とｎ形層２４ａは逆バイアスされて
いるわけである。このような場合、p-層２１３
とｎ形層２４ａの接合容量が、このクロスオーバ
ーの寄生容量として作用する。この寄生容量が大
きくなるとICの速度をおとす原因になる。しか
しながら本発明によるクロスオーバーは、p-層
２１３とｎ形層２４ａで接合容量が形成されるの
で、従来の第１図Ａにおけるp+層２ａとｎ形層
４ａ接合容量に比べて、その容量を著しく小さく
することができる。
りなる電極２８と電極２９間に電流が流れるわけ
であるが、この２８と２９端子の電位よりも、２
１１の端子の電位を低くして使用する。つまり
p-層２１３とｎ形層２４ａは逆バイアスされて
いるわけである。このような場合、p-層２１３
とｎ形層２４ａの接合容量が、このクロスオーバ
ーの寄生容量として作用する。この寄生容量が大
きくなるとICの速度をおとす原因になる。しか
しながら本発明によるクロスオーバーは、p-層
２１３とｎ形層２４ａで接合容量が形成されるの
で、従来の第１図Ａにおけるp+層２ａとｎ形層
４ａ接合容量に比べて、その容量を著しく小さく
することができる。
例えば接合付近のp-層の濃度は約１×1016／
cm3、ｎ形の濃度は１Ω・cmで5.5×1015／cm3であ
るから、この接合容量はｐ領域とｎ領域の直列接
続となり、従来のものに比べて約60％に低減出来
る。
cm3、ｎ形の濃度は１Ω・cmで5.5×1015／cm3であ
るから、この接合容量はｐ領域とｎ領域の直列接
続となり、従来のものに比べて約60％に低減出来
る。
従来はｎ形にp+領域を形成しておりｐ形の濃
度は約５×1017／cm3となり、容量はｎ形の濃度で
きまるので大きな値となる。またp+層の深さを
200Ω／口で2μｍと深めに形成した場合、ｐ形の
平均濃度は約2.5×1017／cm3となるが、これも5.5
×1015／cm3に比べて大きな値であるので容量はほ
ぼｎ形の濃度できまる値となり、上記に述べた
p+層0.8μｍ、200Ω／口の場合と容量はほぼ同じ
で、p-層の場合に比べてやはり容量が大きくな
る。
度は約５×1017／cm3となり、容量はｎ形の濃度で
きまるので大きな値となる。またp+層の深さを
200Ω／口で2μｍと深めに形成した場合、ｐ形の
平均濃度は約2.5×1017／cm3となるが、これも5.5
×1015／cm3に比べて大きな値であるので容量はほ
ぼｎ形の濃度できまる値となり、上記に述べた
p+層0.8μｍ、200Ω／口の場合と容量はほぼ同じ
で、p-層の場合に比べてやはり容量が大きくな
る。
このように本発明のごとく低濃度の深いp-層
を形成すると容量の低減及びCEリーク低減の効
果が大きい。その結果、ICの速度の向上、歩留
りの向上が可能となる。また、第２図の高周波ト
ランジスタは高周波特性を満足させる必要から
p+層２２ｂによつて幅の狭い0.2μｍ程度のベース
幅の活性ベース２２b′を形成することができ、性
能の低下を生じることはない。
を形成すると容量の低減及びCEリーク低減の効
果が大きい。その結果、ICの速度の向上、歩留
りの向上が可能となる。また、第２図の高周波ト
ランジスタは高周波特性を満足させる必要から
p+層２２ｂによつて幅の狭い0.2μｍ程度のベース
幅の活性ベース２２b′を形成することができ、性
能の低下を生じることはない。
以上述べたごとく、本発明の、高周波トランジ
スタとクロスオーバーの一体化構造は、クロスオ
ーバーに深いp-層が形成されているので、CEリ
ークを防ぐことができ、その結果、ICの信頼性
を上げかつ歩留りを向上させることができる。さ
らに、クロスオーバーの寄生容量が従来の60％に
低減され、ICの速度向上につながる。
スタとクロスオーバーの一体化構造は、クロスオ
ーバーに深いp-層が形成されているので、CEリ
ークを防ぐことができ、その結果、ICの信頼性
を上げかつ歩留りを向上させることができる。さ
らに、クロスオーバーの寄生容量が従来の60％に
低減され、ICの速度向上につながる。
次に第３図をもとに本発明の第２の実施例につ
いて説明する。
いて説明する。
第３図はクロスオーバーCr、高周波トランジ
スタTr、IIL、高抵抗素子Ｒを一体化した構造断
面図である。ここでクロスオーバー部分と高周波
トランジスタは第２図Ａに示したものと同じであ
る。IILにおいて、２２Ｉ，２１３Ｉはインジエ
クタでそれぞれ２２Ｉは２２ａのp+層と同時に、
２１３Ｉは２１３のp-層と同時に形成する。２
２ｄ，２１３ｄは縦型トランジスタのベースであ
り、それぞれ２２ｄは２２ａのp+層と同時に、
２１３ｄは２１３のp-層と同時に形成される。
２３ｄはIIL縦型トランジスタのコレクタであり、
２１ｂのn+層と同時に形成される。２２ｅは高
抵抗素子のコンタクト用のp+層であり、２２ｂ
のp+層と同時に形成される。２１３ｅは高抵抗
素子の高シート抵抗領域であり、２１３のp-層
と同時に形成される。他は第２図Ａと同じであ
る。
スタTr、IIL、高抵抗素子Ｒを一体化した構造断
面図である。ここでクロスオーバー部分と高周波
トランジスタは第２図Ａに示したものと同じであ
る。IILにおいて、２２Ｉ，２１３Ｉはインジエ
クタでそれぞれ２２Ｉは２２ａのp+層と同時に、
２１３Ｉは２１３のp-層と同時に形成する。２
２ｄ，２１３ｄは縦型トランジスタのベースであ
り、それぞれ２２ｄは２２ａのp+層と同時に、
２１３ｄは２１３のp-層と同時に形成される。
２３ｄはIIL縦型トランジスタのコレクタであり、
２１ｂのn+層と同時に形成される。２２ｅは高
抵抗素子のコンタクト用のp+層であり、２２ｂ
のp+層と同時に形成される。２１３ｅは高抵抗
素子の高シート抵抗領域であり、２１３のp-層
と同時に形成される。他は第２図Ａと同じであ
る。
第３図において、IILは縦型トランジスタの活
性ベースが低濃度の深いp-層２１３ｄで形成さ
れているので、電流増幅率が高く例えばp+層２
２ｄで活性ベースを形成したものに比べてその電
流増幅率を約２〜３倍にすることができる。さら
にこのp-層２１３ｄは約2μｍと深く形成される
ので、その活性ベース２１３a′の約1μｍ以上に広
く形成でき、n+層２１ｄの深さが0.1〜0.2μｍ程
度ばらついても電流増幅率が変動することがなく
その制御性をよくすることが可能になる。また
IIL縦型トランジスタのエミツタとベースの接合
容量は、p-層２１３ｄを用いていることにより
従来に比べ約60％に低減できる。このためIILの
速度が上がる。
性ベースが低濃度の深いp-層２１３ｄで形成さ
れているので、電流増幅率が高く例えばp+層２
２ｄで活性ベースを形成したものに比べてその電
流増幅率を約２〜３倍にすることができる。さら
にこのp-層２１３ｄは約2μｍと深く形成される
ので、その活性ベース２１３a′の約1μｍ以上に広
く形成でき、n+層２１ｄの深さが0.1〜0.2μｍ程
度ばらついても電流増幅率が変動することがなく
その制御性をよくすることが可能になる。また
IIL縦型トランジスタのエミツタとベースの接合
容量は、p-層２１３ｄを用いていることにより
従来に比べ約60％に低減できる。このためIILの
速度が上がる。
以上述べたごとく第３図に示した一体化IILは
電流増幅率が高くとれ、その速度向上を満足させ
ることができ、またその制御性もよい。
電流増幅率が高くとれ、その速度向上を満足させ
ることができ、またその制御性もよい。
また第３図における高抵抗素子は、この高抵抗
領域のシート抵抗が約2.5KΩ／口と通常のバイ
ポーラICに比べて約10倍以上と大きいので、高
抵抗を形成した場合その面積が約1/10と小さくな
りICの高密度化に有利となる。またp+層２２ｅ
は高濃度領域であるから、電極のオーミツクコン
タクトをとることができる。また２３d′，２２I′，
２１′，２２e′はそれぞれの素子の電極である。
領域のシート抵抗が約2.5KΩ／口と通常のバイ
ポーラICに比べて約10倍以上と大きいので、高
抵抗を形成した場合その面積が約1/10と小さくな
りICの高密度化に有利となる。またp+層２２ｅ
は高濃度領域であるから、電極のオーミツクコン
タクトをとることができる。また２３d′，２２I′，
２１′，２２e′はそれぞれの素子の電極である。
以上述べたごとく、浅い高濃度p+層と低濃度
の深いp-層を組合わせることにより高周波トラ
ンジスタとクロスオーバーが容易に一体化でき、
高周波トランジスタの特性を維持しながらクロス
オーバーの信頼性を上げ、かつICの歩留り向上
及び速度の向上を満足することができる。さら
に、IIL、高抵抗素子もその特性を向上させなが
ら同時に一体化することができる。
の深いp-層を組合わせることにより高周波トラ
ンジスタとクロスオーバーが容易に一体化でき、
高周波トランジスタの特性を維持しながらクロス
オーバーの信頼性を上げ、かつICの歩留り向上
及び速度の向上を満足することができる。さら
に、IIL、高抵抗素子もその特性を向上させなが
ら同時に一体化することができる。
このように本発明の一体化構造は、信頼性及び
歩留りを向上させながら、個々の素子の特性を十
分上げることが可能であり、最適な一体化ICを
提供するものである。
歩留りを向上させながら、個々の素子の特性を十
分上げることが可能であり、最適な一体化ICを
提供するものである。
第１図Ａは従来のクロスオーバー構造と高周波
トランジスタの一体化を示す構造断面図、第１図
Ｂは浅い拡散でのCEリークを示す断面図、第２
図Ａは本発明の一実施例にかかるクロスオーバー
構造と高周波トランジスタの一体化を示す構造断
面図、第２図ＢはCEリークを防ぐ本発明の構造
断面図、第３図は本発明において高周波トランジ
スタ、クロスオーバー、IIL、高抵抗素子の一体
化構造を示す構造断面図である。 ２１ａ……クロスオーバー用n+層、２１ｂ…
…エミツタ層、２２ａ……クロスオーバー用p+
層、２１ｂ……ベース層、２４ａ，２４ｂ……ｎ
層、２８，２９……電極、２１０……金属配線、
２１２……絶縁膜、２１３……クロスオーバー用
p-層、Tr……高周波トランジスタ。
トランジスタの一体化を示す構造断面図、第１図
Ｂは浅い拡散でのCEリークを示す断面図、第２
図Ａは本発明の一実施例にかかるクロスオーバー
構造と高周波トランジスタの一体化を示す構造断
面図、第２図ＢはCEリークを防ぐ本発明の構造
断面図、第３図は本発明において高周波トランジ
スタ、クロスオーバー、IIL、高抵抗素子の一体
化構造を示す構造断面図である。 ２１ａ……クロスオーバー用n+層、２１ｂ…
…エミツタ層、２２ａ……クロスオーバー用p+
層、２１ｂ……ベース層、２４ａ，２４ｂ……ｎ
層、２８，２９……電極、２１０……金属配線、
２１２……絶縁膜、２１３……クロスオーバー用
p-層、Tr……高周波トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体層内に形成された高濃度な第１の導電
形の第１領域と、前記第１領域を含みかつ第１領
域よりも前記半導体層内に深く形成された第２の
導電形の第２領域と、前記第１領域を含みかつ前
記第２領域よりも低濃度で前記半導体層内に深く
形成された第２導電形の第３領域よりなるクロス
オーバー構造を備え、第１領域上に絶縁膜を介し
て第１の導体配線が設置され、この第１の導体配
線と分離されかつ前記第１、第２領域に接続され
た第２の導体配線とを形成してなる半導体集積回
路装置。 ２ 半導体層に、トランジスタ又はIILを一体化
してなる特許請求の範囲第１項に記載の半導体集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179449A JPS57102054A (en) | 1980-12-17 | 1980-12-17 | Semiconductor integrated circuit device |
| DE8181110459T DE3174824D1 (en) | 1980-12-17 | 1981-12-15 | Semiconductor integrated circuit |
| EP81110459A EP0054303B1 (en) | 1980-12-17 | 1981-12-15 | Semiconductor integrated circuit |
| US07/965,967 US5661066A (en) | 1980-12-17 | 1991-04-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179449A JPS57102054A (en) | 1980-12-17 | 1980-12-17 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57102054A JPS57102054A (en) | 1982-06-24 |
| JPS6332259B2 true JPS6332259B2 (ja) | 1988-06-29 |
Family
ID=16066045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55179449A Granted JPS57102054A (en) | 1980-12-17 | 1980-12-17 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57102054A (ja) |
-
1980
- 1980-12-17 JP JP55179449A patent/JPS57102054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57102054A (en) | 1982-06-24 |
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